Integración de Equipos para Comunicaciones

Transcripción

1 Integración de Equipos para Comunicaciones Tema 3: Bus XT Aurelio Vega Martínez DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus XT). Pág. 1

2 Introducción. Diseñado en un principio para trabajar con el microprocesador de 16 bits de Intel 8088, el XT dispone de 8 bits para los datos y de 20 para las direcciones, de acuerdo con la CPU utilizada, que tiene una estructura interna de 16 bits y externa de 8 bits. Básicamente, el bus XT queda limitado a aplicaciones monoprocesador, aunque no por ello se han descuidado los protocolos de arbitraje del bus, permitiendo, por supuesto, las operaciones de controladores de DMA. 4 canales de DMA, 3 de los cuales están disponibles en el conector del bus y uno se reserva para el refresco de la memoria dinámica RAM. 6 interrupciones son accesibles desde el conector y 2 son utilizadas en el sistema básico por la CPU. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus XT). Pág. 2

3 Características principales. Bus síncrono. Bus de datos de 8 bits (con extensión a 16 bits). Bus de direcciones de 20 bits (máximo direccionable 1 Mbyte). 6 interrupciones activadas por flanco accesibles desde el bus. Realmente la circuitería soporta 8 interrupciones, pero dos de ellas son utilizadas en el sistema básico por la CPU: La interrupción 0 (la de mayor prioridad) está conectada en el canal 0 del contador y proporciona una señal periódica para mantener la hora. La interrupción 1 está conectada al teclado y recibe una interrupción por cada carácter enviado por el teclado. 3 canales DMA de 20 bits cuya velocidad de transferencia varía entre bps y bps. Realmente el bus soporta 4 canales DMA, pero uno de ellos se reserva para el refresco de la memoria RAM. Los dispositivos de E/S son direccionados utilizando un espacio de direccionamiento mapeado de E/S. El bus está diseñado de forma que soporta 768 direcciones de dispositivos de E/S. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus XT). Pág. 3

4 Placa Base. La placa base encaja horizontalmente en la base de la unidad del sistema. El número de ranuras de interconexión (slots) suele variar entre los distintos PC s. Posee un juego de jumpers que proporcionan información acerca de: Opciones instaladas. Cantidad de memoria de la placa base. Tipo de adaptador gráfico instalado. Modo de operación inicial de la placa gráfica al iniciar el sistema (color, blanco y negro, 40 u 80 caracteres por línea). Número de unidades de diskette conectadas. Posee 3 canales contadores de 16 bits: El canal 0 es utilizado como timer de propósito general que proporciona una base de tiempos contante para implementar el reloj del sistema. El canal 1 se utiliza para refresco de la memoria RAM. El canal 2 se utiliza para generar un tono por el altavoz. Cada canal tiene una resolución mínima de tiempo de 1.05 microsegundos. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus XT). Pág. 4

5 Placa Base. La placa base consta de 5 áreas funcionales: Subsistema del microprocesador y sus elementos de soporte. A 4.77 MHz los ciclos del bus del 8088 ocupan 4 ciclos de 210 ns (840 ns), y los de entrada/salida ocupan 5 ciclos de 210 ns (1.05 µs). Subsistema de memoria ROM. Subsistema de memoria RAM. El sistema mínimo es de 128K y tiene espacio para 128K adicionales. Las ampliaciones de memoria por encima de los 256K se colocan en una tarjeta en un slot de expansión. Adaptadores de entrada/salida integrados para conexión con el teclado. Canal de entrada/salida (bus). DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus XT). Pág. 5

6 Especificaciones mecánicas. ANCHO: 12.7 mm Los conectores de la placa madre son del tipo edge de 62 contactos, numerados del A1 al A31 y del B1 al B31. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus XT). Pág. 6

7 Líneas de Datos y Dirección. Líneas de datos. D[7:0] (Data bits). Estas 8 líneas bidireccionales se utilizan para la transferencia de datos en el bus corresponde al bit menos significativo. Líneas de direcciones. A[19:0] (Address bits). Estas 20 líneas bidireccionales se utilizan para direccionar el espacio de memoria o de E/S. A0 corresponde a la menos significativa. Ax: Cara componentes Bx: Cara soldaduras PIN SEÑAL PIN SEÑAL A1 CHKCHK# B1 GND A2 D7 B2 RESDRV# A3 D6 B3 +5 A4 D5 B4 IRQ2 A5 D4 B5-5 A6 D3 B6 DRQ2 A7 D2 B7-12 A8 D1 B8 NOWS# A9 D0 B9 +12 A10 CHRDY B10 GND A11 AEN B11 SMWTC# A12 A19 B12 SMRDC# A13 A18 B13 IOWC# A14 A17 B14 IORC# A15 A16 B15 DAK3# A16 A15 B16 DRQ3 A17 A14 B17 DAK1# A18 A13 B18 DRQ1 A19 A12 B19 REFRESH# A20 A11 B20 BCLK# A21 A10 B21 IRQ7 A22 A9 B22 IRQ6 A23 A8 B23 IRQ5 A24 A7 B24 IRQ4 A25 A6 B25 IRQ3 A26 A5 B26 DAK2# A27 A4 B27 TC A28 A3 B28 ALE A29 A2 B29 +5 A30 A1 B30 OSC A31 A0 B31 GND DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus XT). Pág. 7

8 Líneas de control de memoria y E/S. ALE (Address Latch Enable). Es una señal de salida que se utiliza para enclavar la dirección existente en A0-A19. El sincronismo se realiza en el flanco de bajada de la señal. MEMR# (Memory Read Command). Indica que se está realizando una operación de lectura en memoria y que, por tanto, el dispositivo de memoria debe de ubicar el dato correspondiente a la dirección que se desea leer en las líneas del bus. Puede ser generada tanto por la CPU como por un controlador DMA (Direct Memory Access). Su estado activo corresponde a un cero lógico. MEMW (MEMory Write command). Esta línea de salida indica que se está efectuando una operación de escritura en memoria y, al igual que la anterior, puede ser generada por el microprocesador o el controlador DMA. IOR# (I/O Read command). Esta señal de salida indica al dispositivo de E/S pertinente que puede emplazar el dato en el bus correspondiente. IOW# (I/O Write command). Indica al dispositivo de E/S que puede proceder a la lectura del dato que figura en el bus. Al igual que IOR#, puede ser generada por la CPU o por un controlador DMA. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus XT). Pág. 8

9 Líneas de Interrupción. IRQ[7:2] (Interrupt Request). Estas 6 líneas de entrada se utilizan para indicar a la CPU que un dispositivo requiere su atención. La petición de interrupción se mantendrá activada (estado alto) hasta que el microprocesador responda con la correspondiente ejecución de la subrutina de servicio de interrupción (IRQ7 es la de más baja prioridad). DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus XT). Pág. 9

10 Líneas de Arbitraje. DRQ[3:1] (DMA ReQuest). Estas 3 líneas de entrada constituyen canales asíncronos utilizados por los dispositivos periféricos con el fin de obtener el servicio DMA. La máxima prioridad corresponde a DRQ1. Se deberán mantener en estado activo (nivel alto) hasta la obtención de la señal de concesión DACK#. DACK[3:0]# (DMA ACKnowledge). De estas 4 líneas de salida, tres (DACK[3:1]#) se utilizan para responder a las correspondientes peticiones de servicio DMA (DRQ[3:1]#) mientras que la restante (DACK0#) se utiliza para refrescar la memoria RAM dinámica (activas en estado bajo). AEN (Address Enable). Se utiliza para impedir que la CPU, u otros dispositivos, puedan utilizar el bus cuando se está efectuando una operación de DMA. Cuando esta señal se encuentra activada (estado alto) el controlador de DMA dispone del control de los buses de direcciones y datos, así como de las líneas de control de lectura/escritura. T/C (Terminal Count). Esta línea de salida emite un pulso cada vez que el valor preseleccionado del contador de cualquier canal DMA es alcanzado. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus XT). Pág. 10

11 Líneas de error y sincronismo. I/O CH CK# (I/O Channel ChecK). Cuando esta señal de entrada se encuentra activada (bajo) indica a la CPU que se ha producido, en una operación en la memoria o dispositivo de E/S, un error de paridad. OSC (Oscillator). Señal de reloj (salida) con frecuencia de MHz (70 ns de periodo). CLK (CLocK). Señal de salida que constituye el reloj del sistema y representa 1/3 de la frecuencia del oscilador (4.77 Mhz). Líneas de espera e inicialización. I/O CH RDY# (I/O Channel Ready). Es activada (nivel bajo) por dispositivos lentos cuando son accedidos a través del bus. I/O CH RDY# no debe de mantenerse a nivel bajo por un periodo superior a 10 ciclos del reloj CLK (2,1 us). RESET DRV (RESET DRiVer). Se utiliza para inicializar la lógica del sistema, ya sea a través de un pulsador externo o bien después de la conexión a la red (o después de producirse una bajada de tensión). Se sincroniza con el flanco de bajada del reloj del sistema y se considera activa cuando está a 1. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus XT). Pág. 11

12 Líneas de alimentación. Se han previsto en el conector del bus hasta 8 líneas destinadas a propósitos de alimentación del sistema. En total se canalizan cuatro tensiones de alimentación distintas : +5 V, -5 V, + 12 V y -12 V. DIEA: Integración de Equipos para Comunicaciones. (Tema 3: Bus XT). Pág. 12