Mod. I, Unid. 1, Obj. 1 CRITERIO DE DOMINIO 1/1

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Catalina Santos Miranda
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1 MR. 316 Versión 1 Prueba Integral 1/5 UNIVERSIDAD NACIONAL ABIERTA VICERRECTORADO ACADÉMICO ÁREA INGENIERIA MODELO DE RESPUESTA ASIGNATURA: MICROPROCESADORES CÓDIGO: 316 MOMENTO: INTEGRAL VERSIÓN: 01 FECHA DE APLICACIÓN: Mod. I, Unid. 1, Obj. 1 CRITERIO DE DOMINIO 1/1 1.-La combinación de una dirección de segmento (dada por el contenido del registro DS) y una dirección de desplazamiento (dada por el contenido del registro BX) genera la dirección de memoria en modo real. Una vez que la instrucción dada es ejecutada en el microprocesador, se copia el contenido de la palabra ubicada en la dirección de memoria con desplazamiento en el registro CX, tal como se muestra a continuación: Memoria de datos AX BX CX AH BH CH 12 Dato 1 AL BL CL 00 Dato Dato 1 Dato CS DS Criterio de Corrección: El objetivo será logrado si la respuesta es equivalente a la del modelo y si está debidamente justificada.

-La combinación de una dirección de segmento (dada por el contenido del registro DS) y una dirección de desplazamiento (dada por el contenido del registro BX) genera la dirección de memoria en modo

2 MR. 316 Versión 1 Prueba Integral 2/5 Mod. I, Unid. 2, Obj. 2 CRITERIO DE DOMINIO 1/1 2.-La configuración apropiada para realizar la conexión del dispositivo de memoria EPROM 2716 al microprocesador, se puede realizar utilizando una compuerta lógica OR, mediante esta compuerta se decodifica el rango de direcciones de memoria 00000H 007FFH. La salida de la compuerta será 0, siempre que los terminales de dirección del microprocesador conectadas a su entradas (A 19 -A 11 ) tengan todas un nivel lógico 0, mientras que los 11 bits (A 0 A 10 ) podrán tener cualquier valor. La representación gráfica utilizando decodificación completa del bus de direcciones, se muestra a continuación: Bus de direcciones A 0 O 0 Bus de datos A 10 O A 19 A 18 A 17 A 16 A 15 A 14 A 13 A 12 A 11 CE OE RD Criterio de Corrección: La respuesta del estudiante debe ser equivalente a la del modelo presentado y estar debidamente justificada.

decodifica el rango de direcciones de memoria 00000H 007FFH.

3 MR. 316 Versión 1 Prueba Integral 3/5 Mod. I, Unid. 3 Obj. 3 CRITERIO DE DOMINIO 1/1 3.- El sistema debe rediseñarse considerando la inclusión de un bus de, separado del bus del sistema. De esta manera: Se podrá conectar más módulos de La transferencia de datos entre el DMAC y los módulos de se realizará fuera del bus del sistema. El bus del sistema se usa una vez en cada transferencia El procesador se interrumpe una sola vez en cada transferencia. El sistema rediseñado se muestra a continuación: Bus del Sistema Procesador DMAC Memoria Bus de Criterio de corrección: El objetivo será logrado por el estudiante si la respuesta cumple con las especificaciones dadas y si esta debidamente razonada y justificada.

De esta manera: Se podrá conectar más módulos de La transferencia de datos entre el DMAC y los módulos de se realizará fuera del bus del sistema.

4 MR. 316 Versión 1 Prueba Integral 4/5 Mod. I, Unid. 4, Obj. 4 Criterio de Dominio 1/1 4.- La conexión de los elementos al sistema computacional deberá realizarse de la siguiente manera: Procesador Bus del procesador Cache Memoria Bus de la memoria Interfaz con bus de alta velocidad Bus PCI de alta velocidad Controlador disco Adaptador video Adaptador red Red estudiante es equivalente a la del modelo.

Procesador Bus del procesador Cache Memoria Bus de la memoria Interfaz con bus de alta velocidad Bus

5 MR. 316 Versión 1 Prueba Integral 5/5 Mod. II, Unid. 5, Obj. 5 Criterio de Dominio 1/1 5.-A diferencia de las versiones anteriores, el microprocesador incorpora en su hardware una Unidad de Administración de Memoria (MMU, siglas en inglés), para direccionar un espacio de memoria virtual de 1 GB. También incluye un conjunto de instrucciones adicionales para controlar el sistema de memoria virtual por medio del MMU. estudiante es equivalente a la del modelo y está debidamente razonada. Mod. II, Unid. 6, Obj. 6 CRITERIO DE DOMINIO 1/1 6.-Solución: a) El coprocesador aritmético utiliza la directiva DW para definir a DATA1 y DATA2 como enteros con signo de 16 bits. b) Como la sección del programa dado ya ha sido ensamblado, el ensamblador representa cada uno de los datos de 16 bits de longitud mediante el código hexadecimal, estos es: DATA1 toma el valor hexadecimal 0014 DATA2 toma el valor hexadecimal FFD4 En estas condiciones, el bit mas significativo de DATA1 es 0 lógico y el de DATA2 es 1 lógico. estudiante a los planteamientos a y b, son equivalentes a la del modelo. FIN DEL MODELO

virtual de 1 GB. También incluye un conjunto de instrucciones adicionales para controlar el sistema de memoria virtual por medio del MMU.

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