Bloques básicos secuenciales.

Transcripción

1 Capítulo 3 Bloques básicos secuenciales. 3.. Contadores. Es una de las componentes más utilizada en el diseño de máquinas digitales. En los diagramas de estados de contadores, no suelen anotarse las entradas, el cambio de estado se produce con el canto del reloj; es decir, se cuentan los cantos del reloj. La asignación de estados se elige de tal manera que el estado refleje la cuenta; debido a esto son máquinas de Moore. Los diseños pueden efectuarse con J, y también con D. Las ecuaciones con flip-flops de tipo D pueden implementarse directamente con lógica programable. Pueden clasificarse según la forma de contar en contadores binarios, bcd, o en contadores con secuencias especiales. También pueden ser progresivos o regresivos, si cuentan en forma ascendente o descendente respectivamente. Según el tipo de implementación pueden clasificarse en sincrónicos o asincrónicos. En los primeros, el estado de todos los flip-flops cambia con el reloj; en los segundos todos los flipsflops no cambian simultáneamente con el reloj. Las señales de clear y reset también pueden ser sincrónicas con el reloj o asincrónicas. Se verán a continuación algunos contadores sincrónicos binarios ascendentes módulo potencia de dos Contador sincrónico binario módulo 4. Especificación a través de una matriz de transiciones: Estado Presente Próximo estado Figura 3.. Matriz transiciones contador módulo 4. Efectuando un mapa de la función de próximo estado, se obtiene:

2 2 Sistemas Digitales Q Q Figura 3.2. Matriz de transiciones contador módulo 4. Si la cifra menos significativa es Q0 y la más significativa es Q, se tienen: Q+ = Q0Q' + Q0'Q = JQ' +'Q = D Q0+ = Q0' = J0Q0' +0'Q0 = D0 Las que implican, para flip-flops Js: J = Q0 = Q0 J0 = 0 = Las ecuaciones anteriores representan al siguiente circuito: +Vcc Q+ Q0+ reset J Q0 J Q Y para flip-flops Ds, se obtienen: D = Q0Q' + Q0'Q D0 = Q0' Figura 3.2.a. Esquemático contador módulo 4.

3 Capítulo 3. Bloques básicos secuenciales Contador sincrónico binario módulo 8. Puede especificarse mediante la siguiente matriz de transiciones: Estado Presente Próximo estado Figura 3.3. Matriz de transiciones contador módulo 8. Si la cifra menos significativa es Q0 y la más significativa es Q2, se tienen: Q0 Q2Q reset Q2+ Q+ Q Figura 3.4. Matriz de transiciones y diagrama de estados para contador módulo 8. Notar que en el diagrama de estados, no hay señal de entrada asociada a las transiciones. El cambio de estado se produce con el canto del reloj. La salida es el estado, y el diagrama corresponde a un modelo de Moore. Resultan: Q2+ = QQ0Q2' + Q2(Q' + Q0') = J2Q2' +2'Q2 = D2 Q+ = Q0Q' + Q0'Q = JQ' +'Q = D Q0+ = Q0' + 0 Q0 = J0Q0' +0'Q0 = D0

4 4 Sistemas Digitales En el caso de emplear flip-flops de tipo D, los programas resultan por simple lectura del mapa de la matriz de transiciones, ya que: Di = Qi+ Para diseño con Js, conviene leer los mapas buscando los factores de Qi y Qi'. Y luego comparar los coeficientes de las ecuaciones características para encontrar los Ji y i'. Se logran: J2 = QQ0 2 = QQ0 J = Q0 = Q0 J0 = 0 = Usando flip-flops Js, el diseño puede representarse por el esquemático de la Figura 3.5: +Vcc reset J Q0 J Q J Q2 Figura 3.5. Esquemático contador módulo 8 mediante J. Notar que los flip-flops operan con el canto de bajada del reloj. Se destaca un reset asincrónico: cuando la señal reset' (de lógica negativa) tiene un canto de bajada, se activa. Entonces, en ese momento, todos los flip-flops van a cero (ver marcador en la Figura 3.6), y se tiene al contador en el estado inicial. Permanece en ese estado hasta que se desactiva la señal reset'; es decir cuando reset' =, luego de lo cual, en el próximo canto de bajada del reloj, se pasará al próximo estado 00. El pequeño círculo que está en la entrada de reset, indica que es una señal de lógica negativa; y es convencional describirla con el nombre negado: reset'. Las formas de ondas muestran el tiempo de propagación de los flip-flops (ver marcador tf en la Figura 3.6); es decir el tiempo que transcurre desde el canto hasta que se tiene nivel estable en las salidas Q de los flip-flops. Nótese que todas las salidas cambian en el mismo momento, y que permanecen estables entre cantos de bajada del reloj.

5 Capítulo 3. Bloques básicos secuenciales 5 ' Q2 Q Q0 Figura 3.6. Formas de ondas contador módulo 8. tf Contador sincrónico binario módulo 6. Si la cifra menos significativa es Q0 y la más significativa es Q3, se tienen: QQ0 Q3Q Q3+ Q2+ Q+ Q0+ Figura 3.7. Matriz de transiciones contador módulo 6. Resultan: Q3+ = QQ0Q2Q3' + (Q2'+ Q' + Q0') Q3 = J3Q3' +3'Q3 = D3 Q2+ = QQ0Q2' + Q2(Q' + Q0') = J2Q2' +2'Q2 = D2 Q+ = Q0Q' + Q0'Q = JQ' +'Q = D Q0+ = Q0' = J0Q0' +0'Q0 = D0 Las que implican los programas de los flip-flops J: J3 = Q2QQ0 3 = Q2QQ0 J2 = QQ0 2 = QQ0 J = Q0 = Q0 J0 = 0 =

6 6 Sistemas Digitales El esquema siguiente ilustra el diseño sincrónico. Debe notarse que aumentan las cargas de Q0 y que se requiere una compuerta de mayor fan-in en la entrada del flip-flop más significativo. Con tf, el tiempo de propagación desde el flanco del reloj hasta la salida; tc tiempo de propagación a través de la compuerta; tsu tiempo de set-up del flip-flop, el período mínimo del reloj queda dado por: (tf + tc + tsu + tskew), el cual es determinado por los flip-flops Q2 y Q3; los requerimientos de período del reloj de los flip-flops Q0 y Q son menos exigentes. El requerimiento de hold, de los flip-flops Q0 y Q, se satisface si el tiempo de propagación, desde el canto del reloj hasta la salida, es mayor que el tiempo de sostenimiento requerido; los flip-flops Q2 y Q3 tienen exigencias menores de sostenimiento, ya que existe un tiempo de propagación de una compuerta. Recuérdese que los requerimientos de hold se evalúan en un mismo canto del reloj; y los de setp-up, entre dos cantos adyacentes. +Vcc reset J Q0 J Q J Q2 J Q3 Figura 3.8. Esquemático contador módulo 8 mediante J. Las formas de ondas de Q0, Q, Q2, Q3, y se ilustran a continuación: Q0 Q Q2 Q3 Figura 3.9. Formas de ondas contador módulo 6. Si los períodos del reloj, de Q0, Q, Q2 y Q3 son: Tc, T0, T, T2 y T3 respectivamente, se tienen: T0 T T2 T3 T c

7 Capítulo 3. Bloques básicos secuenciales 7 Puede variarse el diseño, liberando tener un flip-flop (el menos significativo) con mayor fanout, y una compuerta de mayor fan-in en la entrada del flip-flop más significativo, del modo siguiente: +Vcc reset J Q0 J Q J Q2 J Q3 Figura 3.0. Disminución fan-out. Este diseño, sigue siendo sincrónico, pero aumenta el período mínimo que puede tener el reloj para el funcionamiento correcto de Q3. Ahora se tiene que el período mínimo queda dado por: (tf +2 tc + tsu+ tskew), el cual implica una frecuencia máxima menor que la del diseño anterior Contador binario de ripple, con salida asincrónica. El siguiente diseño, basado en la experiencia e intuición, es el contador que requiere menos hardware. Los flip-flops J están conectados simulando un flip-flop T, y se emplea la capacidad de este flip-flop de dividir por dos la frecuencia del reloj. Se muestra un esquema a continuación: +Vcc +Vcc +Vcc +Vcc reset J Q0 J Q J Q2 J Q3 Figura 3. Contador ondulado o de ripple. Debido a que las entradas no cambian, se cumplen automáticamente los requerimientos de sostenimiento y set-up, para los cuatro flip-flops. La propagación de la transición de la cuenta 5 a la cuenta cero, limita el período mínimo del reloj. Ya que en este caso, como se ilustra en la Figura 3.2 se tiene el menor valor de tiempo en el cual en contador está en una cuenta dada.

8 8 Sistemas Digitales Entonces se tiene para el mínimo período: (4tf +t 0min ), lo cual implica que la duración del tiempo en cuenta cero será igual a t 0min. A continuación se muestran las formas de ondas. Los tiempos en que este contador permanece en cada estado no son regulares. Q0 Q Q2 Q3 ' Contador de anillo (ring counter). Figura 3.2. Formas de ondas contador ripple. El siguiente esquema ilustra un registro de desplazamiento a la derecha, máquina secuencial que se verá más adelante, que se emplea como contador. reset set J Q0 J Q J Q2 J Q3 Figura 3.3. Contador de anillo. Debe notarse que el primer flip-flop requiere un set asincrónico para iniciar el funcionamiento del contador. Además, como puede observarse en las formas de ondas, los estados por los que pasa el contador están restringidos a una secuencia determinada. Pasa para la configuración de la Figura 3.3, por: 000, 000, 000, 000.

9 Capítulo 3. Bloques básicos secuenciales 9 Q0 Q Q2 Q3 Figura 3.4. Formas de ondas contador de anillo. Una variación, que permite duplicar los estados del "ring counter", es el contador de Johnson Contador de Johnson. Debe notarse que Q3 se conecta a 0, y que Q3' se conecta a J0. Este contador pasa por ocho estados: 0000, 000, 00, 0,, 0, 00, 000. El contador de anillo y el de Johnson tienen salidas sincrónicas. El contador de Johnson tiene señal de reset común, y no requiere del inicio especial del contador de anillo. Para ambos se tiene que el período mínimo queda dado por (tf + tsu). Logrando mayores frecuencias de operación que los contadores anteriores. reset J Q0 J Q J Q2 J Q3 Con las siguientes formas de ondas: Figura 3.5. Contador de Johnson.

10 0 Sistemas Digitales Q0 Q Q2 Q Contador integrado Figura 3.6. Formas de ondas contador Johnson. En la familia TTL existen diversos tipos de contadores. Uno muy versátil es el 7463, que tiene señales de carga y clear sincrónicas. Lo cual permite cargar un valor de cuenta inicial y también dejar en cero en forma sincrónica con el reloj. También se dispone de una señal que está alta cuando se está en el estado más alto; es decir cuando el contador pasa al estado, la señal se denomina RCO (ripple carry output). Los controles anteriores permiten diseñar contadores especiales. Por ejemplo uno que cuente desde un valor inicial hasta (se logra conectando rco a la señal load). Similar esquema suele emplearse en los temporizadores de procesadores y microcontroladores, donde además de los recursos habituales de aritmética y lógica se agrega un contador, con controles sincrónicos, denominado usualmente timer. Otro contador, que puede implementarse con estos controles, es uno que cuente desde 0000 hasta un valor dado; para ello se requiere decodificar el estado y con esto alimentar la señal clear. No es recomendable emplear las entradas asincrónicas de los contadores para diseños como los descritos antes; en este caso debe restringirse el uso de los controles asincrónicos sólo para establecer el estado inicial. Un diagrama lógico del contador 7463 se muestra en la Figura 3.7.

11 Capítulo 3. Bloques básicos secuenciales clear load PE TE P0 P P2 P Q0 Q Q2 Q3 RCO Figura 3.7. Esquemático contador Los controles clear y load se definen de lógica negativa, esto implica que la limpieza a cero del estado del contador se logra con el canto de bajada de clear. Como este control es sincrónico, el instante preciso, en que se produce la acción, es el canto de subida del reloj luego de que clear tiene un canto de subida. La Figura 3.7a, muestra la especificación del contador mediante una tabla de verdad. clear load PE TE Operación 0 x x preset 0 x No cuenta x 0 No cuenta cuenta 0 x x x reset Figura 3.7a. Especificación contador La siguiente descripción Verilog, ilustra el funcionamiento del contador. module C7463(loadn, clearn, PE, TE,, P, RCO, Q) input loadn, clearn, PE, TE, ; input [3:0] P; output [3:0] Q; output RCO; reg [3:0] Q; assign RCO = (&Q) & TE; (posedge ) begin if (clearn == 0) Q <= 0; else if (loadn ==0) Q <= P; else if (PE & TE ) Q <= Q+; end endmodule

12 2 Sistemas Digitales La expresión &Q es equivalente al AND de cada uno de los bits de Q Contador sincrónico binario módulo 32. De los diseños de los contadores binarios módulos 4, 8 y 6, pueden inducirse las siguientes ecuaciones, sin efectuar desarrollos. Lo mismo puede decirse para contadores módulo una potencia de dos: 64, 28, etc. Las ecuaciones de diseño basadas en flip-flops Js: J4 = Q3Q2QQ0 3 = Q3Q2QQ0 J3 = Q2QQ0 3 = Q2QQ0 J2 = QQ0 2 = QQ0 J = Q0 = Q0 J0 = 0 = Para diseños basados en flip-flops Ds: Q4+ = QQ0Q2Q3Q4' + Q4(Q3' + Q2'+ Q' + Q0') = D4 Q3+ = QQ0Q2Q3' + Q3(Q2'+ Q' + Q0') = D3 Q2+ = QQ0Q2' + Q2(Q' + Q0') = D2 Q+ = Q0Q' + Q0'Q = D Q0+ = Q0' = D0 A continuación se ilustran algunos ejemplos de contadores binarios sincrónicos que no son módulo una potencia de dos Contador sincrónico módulo 7. Si la cifra menos significativa es Q0 y la más significativa es Q2, se tienen: Q0 Q2Q Q2+ Q+ Q El estado (7) se trata como superfluo. Figura 3.8. Contador sincrónico módulo 7.

13 Capítulo 3. Bloques básicos secuenciales 3 Resultan: Q2+ = QQ0Q2'+Q'Q2 = J2Q2' +2'Q2 = D2 Q+ = Q0Q' + Q2'Q0'Q = JQ' +'Q = D Q0+ = (Q2'+Q')Q0' = J0Q0' +0'Q0 = D0 Las que implican: J2 = QQ0 2 = Q J = Q0 = Q2 + Q0 J0 = Q2'+Q' 0 = Contador sincrónico módulo 6. Si la cifra menos significativa es Q0 y la más significativa es Q2, se tienen: Q0 Q2Q Q2+ Q+ Q Figura 3.9. Contador sincrónico módulo 6. Resultan: Q2+ = QQ0Q2'+Q0'Q2 = J2Q2' +2'Q2 = D2 Q+ = Q2'Q0Q' + Q0'Q = JQ' +'Q = D Q0+ = Q0' + 0 Q0 = J0Q0' +0'Q0 = D0 Las que implican: J2 = QQ0 2 = Q0 J = Q2'Q0 = Q0 J0 = 0 = En la familia TTL existen contadores asincrónicos como el 7493 que pueden contar en módulo 8 ó 6. Y el 7490 que puede contar en módulo 5 o por décadas (Módulo 0) Registros de desplazamiento. Se denomina registro a una serie de flip-flops agrupados, con reloj y señales de control común. En los de desplazamiento se transfiere información de una celda (o flip-flop) hacia la adyacente, dentro del mismo registro. Esta operación se llama corrimiento (shift). El corrimiento puede ser

14 4 Sistemas Digitales a la izquierda o a la derecha. Si el contenido representa a un número con signo, los corrimientos aritméticos pueden ser realizados con extensión de signo. Debe considerarse en forma especial los bordes. Indicando con qué se llena el hueco que se produce; y especificando que se hace con el bit que sale del registro Usos. Algunos de sus principales usos son: a) Operaciones aritméticas. Permite multiplicar y dividir por dos el contenido de un registro interpretado como número binario. Esta operación puede producir rebalse y también truncamiento. Esto en caso que el resultado del producto no pueda representarse en el registro; o en caso de una división de un número impar, respectivamente. b) Operaciones lógicas. Permite posicionar un bit cualquiera en otra posición del registro. Esto favorece las operaciones orientadas al bit. Una variante de esta operación es la rotación, en la cual lo que sale del registro se introduce en el lugar vacante. c) Conversión serie a paralelo. Permite pasar una información binaria en serie a paralelo y vice-versa. d) Generador de secuencias. Si se conecta como registro de rotación, puede generarse una secuencia de largo n, donde n es el número de celdas. e) Línea de retardo. Un valor en la entrada, sale n pulsos más tarde en la salida. f) Reconocedor de secuencias. Si se conecta en las salidas de los flip-flops un decodificador puede reconocerse una secuencia cada vez que se presente en la entrada. g) Generador de códigos de chequeo. Se emplean para agregar información de chequeo a paquetes con información, de tal modo de transmitir la información con datos de control, que permitan verificar la correcta recepción del paquete. h) Generador de secuencias binarias pseudoaleatorias (PRBS). Se emplean como generadores de ruido. También se emplean para generar encriptación, en una configuración denominada LFSR (Linear feedback shift register) Ejemplo de diseño. Se desea efectuar un corrimiento a la derecha. Es decir, con el canto del reloj, el contenido del flip-flop Q0 pasa a Q. Alternativamente, lo que se desea es que el próximo estado de Q sea el valor actual de Q0. x J0 0 Q0' Q0 J Q' Q Figura Transferencia entre dos flip-flops. Entonces, se desea que: Expandiendo en Q se logra: Q+ = Q0 = D Q+ = Q0Q' +Q0Q

15 Capítulo 3. Bloques básicos secuenciales 5 Comparando con la ecuación característica, se obtiene: Se logran: J = Q0; = Q0' Q+ = JQ' +'Q Si se desea ingresar x a Q0, se debe cumplir: Q0+ = x = D0 En este caso se tendrá: Q0+ = xq0' +xq0 = J0Q0' +0' Q0 Se logran: J0 = x; 0 = x' Registro de desplazamiento a la derecha de largo 4. A continuación se ilustra un registro de largo 4, en base a J: reset x J Q0 J Q J Q2 J Q3 Figura 3.2. Registro de desplazamiento a la derecha de largo 4. Se muestran las formas de ondas cuando se aplica, en la entrada, la secuencia x = 000. Debe notarse, en la gráfica, cómo el valor de x pasa a Q0, el valor de Q0 pasa a Q, el de Q a Q2, etc. x Q3 Q2 Q Q0 Figura Formas de ondas en registro de desplazamiento Registros de desplazamiento TTL La componente 749 es un 8-bit shift register, serial-in serial out gated input.

16 6 Sistemas Digitales El 7494 es un shift register de 4 bits. Entrada paralela y salida serial. Además tiene entrada serie. EL 7495, es de 4 bits, tiene entrada serial, carga de entrada en paralelo, salida paralela, además de controles para corrimiento a la izquierda y a la derecha. Las componentes 7464, 7465, 7466 son registros de 8 bits. 7494, 7495 y 7498 se denominan universales (de 4 y 8 bits) y tienen carga paralela y corrimiento en ambas direcciones. Algunos de ellos están disponibles en los simuladores Registro universal 7494A. Para el 7494A de Texas Instruments se entrega la siguiente tabla de funcionamiento: Funciones 74LS94. CLR S S0 CL SL SR A B C D QA QB QC QD Función L X X X X X X X X X L L L L Clear H X X L X X X X X X Qa Qb Qc Qd Hold H H H X X a b c d a b c d Load H L H X H X X X X H Qa Qb Qc Shift R H L H X L X X X X L Qa Qb Qc Shift R H H L H X X X X X Qb Qc Qd H Shift L H H L L X X X X X Qb Qc Qd L Shift L H L L X X X X X X Qa Qb Qc Qd Hold Con: SR shift right serial input; SL shift left serial input; A, B, C, D entrada paralela; QA, QB, QC, QD salida paralela. S0 y S entradas de control. La señal CLR es un control asincrónico, que coloca en cero los flip-flops. El evento que sincroniza las transferencias es el canto de subida de la señal CL. De las especificaciones se logra la siguiente descripción funcional. S0= y S= generan la señal de carga paralela. ( QA+=A, QB+=B, QC+=C, QD+=D ) S0=0 y S = corrimiento izquierdo ( QA+ = QB, QB+ = QC, QC+ = QD, QD+ = SL ) S0= y S =0 corrimiento derecho ( QA+ = SR, QB+ = QA, QC+ = QB, QD+ = QC ) S0=0 y S =0 se inhibe el reloj, el registro mantiene su estado (hold). La siguiente descripción Verilog, modifica la especificación anterior, dejando el control CLR como sincrónico. module UniversalShiftRegister(CLR, CL, SL, SR, S, datos, Q); input CLR, CL; input SL, SR; input [:0] S; input [3:0] datos; output [3:0] Q; reg [3:0] Q; CL) if (CLR==0) Q<=0;

17 Capítulo 3. Bloques básicos secuenciales 7 else begin if (S==2 b) Q <= datos; else if (S==2 b0) Q <= { REG[2:0], SL}; else if (S==2 b0) Q <= { SR, REG[3:] }; end endmodule El esquemático siguiente es la implementación de Texas Instruments para el 74LS94A. Figura Registro universal Texas. A partir del esquemático de la Figura 3.23, se obtienen las siguientes ecuaciones, asumiendo flip-flops Ds, en lugar de SRs. Debe notarse que el estado hold se logra pasando por una compuerta el reloj externo. Las ecuaciones siguientes permiten una descripción a nivel de compuertas y flip-flops. DA = (SR S' +(S0' +S')' A + QB S0' ) DB = (QA S' +(S0' +S')' B + QC S0' ) DC = (QB S' +(S0' +S')' C + QD S0' ) DD = (QC S' +(S0' +S')' D + SL S0' ) = ( externo + S S0 ) Philips en su diseño no modifica el reloj, agregando una decodificación adicional, para cada flip-flop.

18 8 Sistemas Digitales 3.3. Registros. Figura 3.23a. Registro universal Philips. Se denomina registro a una colección de flip-flops con lógica y controles similares. Suelen compartir el reloj, y las líneas asincrónicas de set y clear Registro de almacenamiento. El siguiente esquema, es un registro de almacenamiento, que muestrea 4 bits disponibles en las líneas de entrada, los captura en un canto del reloj y los mantiene en las salidas hasta el próximo canto del reloj. reset In0 In In2 In3 D Q0 D Q D Q2 D Q3 Out0 Out Out2 Out3 Figura Registro de almacenamiento.

19 Capítulo 3. Bloques básicos secuenciales 9 Una variante del registro anterior, es un registro con habilitación de escritura. Se agrega una señal adicional WE (write enable), cuya activación permite la escritura en el registro Registro de desplazamiento. El siguiente esquema es un registro de desplazamiento a la derecha, implementado con flipflops Ds. Almacena los últimos 4 bits de la secuencia de entrada. reset In D Q0 D Q D Q2 D Q3 Out0 Out Out2 Out3 Figura Registro de desplazamiento a la derecha de largo Diseño de máquinas en base a registros Si se agrega un decodificador, que tenga como entradas a las salidas del registro de la Figura 3.25, puede generarse un detector de una secuencia de 4 bits, cada vez que ésta se presente Alternativas de Diseño de Máquinas Secuenciales Diseño basado en ROM. Almacenar el estado en un registro, e implementar las funciones de próximo estado en una ROM. ROM registro entradas direcciones contenidos Figura 3.26 Diseño basado en EPROM. Este esquema se emplea para diseñar unidades de control microprogramadas de procesadores. La información del próximo estado se almacena en la ROM.

20 20 Sistemas Digitales Diseño basado en PLD. Usar un dispositivo programable con salidas de registro; con esta arquitectura, las realimentaciones del estado son internas. PLD entradas salidas Figura Diseño basado en PLD. Este esquema se emplea para diseñar unidades de control en firmware, o de lógica alambrada Secuenciador. Una variante del esquema basado en ROM, es emplear, para registrar el estado, un contador sincrónico con funciones de carga paralela, clear e incrementar; y programar la función de próximo estado en función de estas señales. Este esquema se denomina de microsecuenciación y se emplea en diseños de la unidad de control de procesadores. Las funciones de las señales de control del contador son: Cero: Inc: Load: llevar al estado inicial. pasar al estado siguiente. presetear un estado determinado 0000 Cero i i+ Inc i Load Figura Operaciones del contador. Ejemplo 3.. Diseñar con un secuenciador el siguiente diagrama de estados.

21 Capítulo 3. Bloques básicos secuenciales inc 000 x= load load load load load x= 4 x= 5 x= x= 2 x= 3 load inc inc inc inc inc Cero Cero Cero Cero Cero Cero Figura Diagrama de estados mediante secuenciador. El contador registra el estado, y sus salidas están conectadas a las direcciones de la memoria. El contenido de la memoria son los bits: C, I, L que están conectadas a las señales Cero, Incrementar y Cargar del registro; además pueden grabarse en la memoria, los diversos bits de salida que se requieran asociados a cada estado (esquema de Moore). A continuación se presenta la tabla de transiciones, o programa del secuenciador, notando que la información del próximo estado no se almacena en la memoria, se incorpora en la tabla sólo con fines aclaratorios del funcionamiento:

22 22 Sistemas Digitales Estado Próximo C I L Salidas Figura Programa del secuenciador. Nótese que los nombres binarios de los estados se eligen para ocupar lo más eficientemente que sea posible la señal de cuenta o incremento del contador. Al estado 0000, se llega después del reset inicial. Si la naturaleza del proceso secuencial es repetitiva, al terminar los diferentes recorridos de estados se retorna al estado inicial. Para esto se emplea la señal Cero. Estando en el estado 000, de acuerdo a la entrada se discierne cuál es el próximo estado. En el ejemplo existe sólo un estado para el cual existen múltiples bifurcaciones. Se requiere almacenar la información de los próximos estados de acuerdo a los valores de las entradas, y cuando se active la señal Load. Esta información se denomina Tabla de Despacho. Entrada x Próximo estado Figura 3.3. Tabla de despacho. Esta información puede codificarse en una ROM pequeña, o implementarse mediante un PLD. Debe notarse que en la ROM del secuenciador no se almacena el próximo estado. Esto puede significar un ahorro importante de memoria, si existe un pequeño número de estados con múltiples bifurcaciones. En caso de existir varios nodos con bifurcaciones, es preciso definir otras señales de carga, una por cada nodo con bifurcaciones, y también igual número de tablas de Despacho. La señal Load del contador es activada por el or de las señales de carga de las tablas de despacho.

23 Capítulo 3. Bloques básicos secuenciales 23 Un esquema general de la arquitectura para diseño de máquinas secuenciales en base a un secuenciador, se ilustra a continuación. Próximo Estado Tabla de Despacho Contador Carga Paralela ROM Direcciones Contenidos Entradas L C Inc I C L Salidas Figura Arquitectura para diseño mediante secuenciador Diseño de controladores. Un uso frecuente de las máquinas secuenciales sincrónicas es ejercer control sobre dispositivos asincrónicos con los que se desea intercambiar datos. Un ejemplo de esta situación es la conexión de un sistema sincrónico con memorias o periféricos. Especificación del dispositivo. Para ilustrar consideraremos un dispositivo que genera datos. En la Figura 3.33, se muestra un diagrama de bloques, indicando las señales de entrada y de salida. comando habilita ocupado datos Figura Dispositivo a ser controlado. Se envía un pulso de comando que inicia la actividad del periférico, luego de un tiempo el dispositivo indica que está procesando el requerimiento con la señal ocupado; cuando los nuevos datos generados por el dispositivo están listos para ser usados, se habilita la salida, permitiendo de este modo que los datos estén disponibles en el bus de salida. Cuando la salida está deshabilitada el bus de datos está en un estado de alta impedancia, lo cual permite que varios dispositivos compartan el bus de datos. El primer paso del diseño consiste en estudiar la hoja de datos del dispositivo, analizando los requerimientos temporales. En la Figura 3.34 se muestran las formas de ondas con sus especificaciones de tiempo.

24 24 Sistemas Digitales Asumiremos algunos valores de los parámetros para ilustrar el ejemplo. El ancho del pulso del comando que da inicio a la actividad del dispositivo tiene que tener un ancho mínimo dado por ta = 300 ns. Luego del canto de bajada del pulso de comando, transcurre un tiempo de retardo hasta que el dispositivo inicia su actividad, sea tr = 700 ns. Este tiempo es el máximo indicado por el fabricante. Posteriormente a tr, el dispositivo indica que comenzó a efectuar el procesamiento, y mantiene alta la señal ocupado mientras dure el trabajo interno, sea este tiempo tp = 0 μs. Nótese que este intervalo es mucho mayor que el indicado en el diagrama, lo cual se indica con una línea quebrada en su parte superior. Luego del canto de bajada de ocupado, debe habilitarse la salida, pero los datos estarán disponibles luego de transcurrido el tiempo de acceso al bus, sea este tiempo tb = 250 ns. Luego de esto se tienen nuevos datos válidos en el bus de salida, y se podría proceder a su captura. Una vez almacenados los datos se deshabilita el bus, subiendo la señal habilita. El dispositivo aún mantiene los datos en el bus un tiempo antes de entrar en flotación, sea este tiempo tf = 50 ns. comando ocupado ta tr tp habilita datos tb tf validos Figura Requerimientos temporales. Por otro lado se dispone de un sistema sincrónico que opera con un reloj de 5 MHz, lo cual implica un período de reloj de 200 ns. Deseamos diseñar una máquina de estados finitos o controlador que: a) Acepte órdenes sincrónicas para grabar los datos generados por el dispositivo periférico. b) Genere las señales de control para el dispositivo, cumpliendo las especificaciones temporales. c) Encueste la respuesta asincrónica. d) Permita conocer cuando la operación está realizada. Especificación del sistema sincrónico. La Figura 3.35, muestra el entorno del controlador. El sistema sincrónico genera las señal de reset, para colocar en un estado inicial al controlador; la señal lea para iniciar la lectura; y recibe

25 Capítulo 3. Bloques básicos secuenciales 25 la señal capture, que se emplea para grabar los datos en el registro y como notificación de que la operación se ha completado. sistema reset lea controlador comando habilita dispositivo capture ocupado datos Figura Entorno de diseño. Debe notarse que las señales que interactúan entre el controlador y el sistema si bien están sincronizadas por el mismo reloj, lo hacen en cantos diferentes. Esta elección se realiza para garantizar el cumplimiento de las reglas de sincronización de los flip-flops del controlador y del sistema, tanto en el tiempo de setup como en el de mantenimiento (hold). Lo cual se ilustra en el diagrama de la Figura A la izquierda se muestran las señales lea o reset como pulsos de un ancho del reloj de duración, sus cambios ocurren en los cantos de bajada del reloj, de este modo los flip-flops del controlador tomarán muestras de sus entradas en los cantos de subida del reloj, instante en que ambas señales estarán estables. A la derecha se ilustra que el registro que almacena los datos tendrá su habilitación estable en el canto de bajada del reloj, ya que la señal capture, que proviene del controlador, cambia entre cantos de subida del reloj. lea o reset capture Figura Entorno de diseño. El dispositivo puede tener internamente un funcionamiento sincrónico, pero se asume que su reloj es diferente del reloj del sistema, por esto se dice que la señal ocupado es asincrónica respecto del controlador. Razón por la cual deberá ser sincronizada, esto lo lograremos haciendo pasar esta señal por dos flip-flops Ds, antes de ser ingresada al controlador. Diseño del controlador. Lo primero que enfrentaremos será generar la señal de control comando, cumpliendo el requisito del ancho mínimo del pulso. Como el reloj tiene un período de 200 ns, podemos crear un pulso que dure 400 ns, lo cual cumple la especificación. En la Figura 3.37, se muestra la

26 26 Sistemas Digitales señal lea, que ha llegado después de un pulso de reset. En el estado inicial E0, debemos iniciar la señal comando en nivel alto. Estando en E0, permanece en ese estado mientras la señal lea esté baja. Estando en E0, cuando la señal lea se encuentra en alto, la red combinacional de próximo estado genera el nuevo estado E, el que se actualiza en el próximo canto de subida del reloj, situación que se ilustra en la Figura 3.37, con el marcador a. lea a b d comando E0 E E2 E3 Figura Generación de señal de control comando. Para lograr el requerimiento de ancho mínimo del pulso comando, debemos mantener baja esta señal dos períodos del reloj, de este modo la señal tendrá un ancho de 400 ns, que es levemente mayor al requisito de 350 ns como ancho mínimo. Lo anterior implica disponer de dos estados E y E2, durante los cuales la señal comando esté en 0. La Figura 3.38, muestra la parte del diagrama de estados que controla la generación de la señal comando, la cual se muestra con la letra c, en el interior del estado del diagrama de Moore. reset E0 lea=0 c= a lea= E c=0 b E2 ocupados=0 E3 c=0 d c= Figura Diagrama de estados para la señal de control comando. Los estados E y E2 se emplean para temporizar, por esta razón no se requieren cambios de las entradas para el cambio de estado. Los instantes en que se producen los cambios al estado E2 y E3, se muestran con los marcadores temporales b y d, en la Figura El estado E0 se usa para esperar el canto de subida de lea; el estado E3 se emplea para esperar el canto de subida de ocupados, donde esta señal representa la sincronización de la señal ocupado, generada por el dispositivo asincrónico que se desea controlar. La señal ocupados en el peor caso tiene un retardo de dos períodos de reloj respecto de la señal ocupado, ya que para sincronizarla se la pasa por dos flip-flops Ds.

27 Capítulo 3. Bloques básicos secuenciales 27 Para cumplir con los requerimientos de los flip-flops del controlador, la señal ocupados debe ser sincronizada con los cantos de bajada del reloj. La Figura 3.39 muestra la transición al estado E4, en el canto marcado con el identificador e. Que corresponde al siguiente canto de subida en el que se ha sensado ocupados en alto. ocupados e f g habilita capture E3 E4 E5 E6 E0 Figura Generación de habilita y capture. Permanece en E4 hasta que llegue el canto de bajada de ocupados; luego en el canto de subida del reloj, se pasa al estado E5, en el cual se genera el control habilita=0. Se decide generar la señal capture en el estado siguiente E6, ya que como los datos se graban con el canto de bajada del reloj, esto ocurrirá 300 ns luego del instante denominado f en el diagrama. Lo cual garantiza que se tendrán datos válidos en el bus de tercer estado del dispositivo. Finalmente se requiere deshabilitar la salida y terminar el registro de los datos, esto puede lograrse si el estado inicial produce los controles: capture=0 y habilita =. Esto permite la especificación del diagrama de estado completo del controlador, que se muestra en la Figura reset lea=0 E0 c= E6 capture= h=0 lea= a E c=0 b E2 c=0 d ocupados=0 E3 c= e ocupados= g ocupados=0 E5 h=0 E4 h= f ocupados= Figura Diagrama de estados del controlador.

28 28 Sistemas Digitales Descripción del controlador en Verilog. module controlador(, reset, lea, capture, habilita, comando, ocupado); // Interfaz con el sistema sincrónico input ; // reloj del sistema input reset; input lea; // Interfaz con el dispositivo asincrónico input ocupado; reg ocupado, ocupados; output capture, habilita, comando; reg capture, habilita, comando; // Estados internos reg [2:0] estado; reg [2:0] proximoestado; // Declaraciones de estado parameter E0 = 0; parameter E = ; parameter E2 = 2; parameter E3 = 3; parameter E4 = 4; parameter E5 = 5; parameter E6 = 6; (negedge ) //sincronización begin ocupado <= ocupado; ocupados <= ocupado; end (posedge or posedge reset) //cambio de estado begin if (reset) estado <= E0; else estado <= proximoestado; end (estado or ocupados or lea) //Red de salida y próximo estado begin case (estado) E0: begin capture = 0; habilita = ; comando=; if(lea) proximoestado = E; else proximoestado = E0; end E: begin capture = 0; habilita = ; comando=0;

29 Capítulo 3. Bloques básicos secuenciales 29 proximoestado = E2; end E2: begin capture = 0; habilita = ; comando=0; proximoestado = E3; end E3: begin capture = 0; habilita = ; comando=; if (ocupados) proximoestado = E4; else proximoestado = E3; end E4: begin capture = 0; habilita = ; comando=; if (!ocupados) proximoestado = E5; else proximoestado = E4; end E5: begin capture = 0; habilita = 0; comando=; proximoestado = E6; end E6: begin capture = ; habilita = 0; comando=; proximoestado = E0; end default: begin capture = ; habilita = 0; comando=; proximoestado = E0; end endcase end // (estado or ocupados or lea) endmodule // controlador Simulación del controlador. El siguiente módulo genera estímulos para simular funcionalmente el módulo controlador. `timescale ns / ps module test_v; // Inputs reg ; reg reset; reg lea; reg ocupado; // Outputs wire capture;

30 30 Sistemas Digitales wire habilita; wire comando; // Instantiate the Unit Under Test (UUT) controlador uut (.(),.reset(reset),.lea(lea),.capture(capture),.habilita(habilita),.comando(comando),.ocupado(ocupado) ); initial begin // Initialize Inputs = 0; reset = 0; lea = 0; ocupado = 0; // Wait 00 ns for global reset to finish #00; end // Add stimulus here reset=; =0; #00; =; #00; reset=0; =0; #00; =; #00; =0; #00; =; #00; lea=; =0; #00; =; #00; lea=0; =0; #00; =; #00; =0; #00; =; #00; =0; #00; =; #00; =0; #00; ocupado=;=; #00; =0; #00; =; #00; =0; #00; =; #00; =0; #00; =; #00; =0; #00; =; #00; =0; #00; ocupado=0;=; #00; =0; #00; =; #00; =0; #00; =; #00; =0; #00; =; #00; =0; #00; =; #00; endmodule Se generan las siguientes formas de ondas.

31 Capítulo 3. Bloques básicos secuenciales 3 Figura 3.4. Simulación funcional del controlador.

32 32 Sistemas Digitales Problemas resueltos. Problema 3.. Contador Se tiene un contador binario módulo 5 ascendente (Q2QQ0) y un contador binario módulo7 descendente (Q5Q4Q3), con Q3 y Q0 las cifras menos significativas. a) Diseñar las ecuaciones del contador módulo 5 empleando flip-flops Ds. b) Diseñar las ecuaciones del contador módulo 7 empleando flip-flops Js. c) Generar salida z, que se ponga alta cuando el contador módulo 5 pasa por la cuenta decimal 3, y que se ponga baja cuando el contador módulo 7 pase por la cuenta decimal. Si se producen simultáneamente las cuentas anteriores, la salida debe pasar a cero. d) Indicar mediante un esquema temporal, respecto de los estados de los contadores y del reloj, cuando cambia la salida z. Solución. a) Para el contador binario módulo 5 ascendente: Q2Q Q ΦΦΦ ΦΦΦ 5 ΦΦΦ Q2+Q+Q0+ Figura P3.. Contador módulo cinco D2 = Q2+ = QQ0 D = Q+ = QQ0 + Q Q0 D0 = Q0+ = Q2 Q0 b) Para el contador binario módulo 7 descendente: Q5Q4 Q ΦΦΦ 00 5 Q5+Q4+Q3+ Figura P3.2. Contador módulo siete

33 Capítulo 3. Bloques básicos secuenciales 33 Q5+ = J5Q5 + 5 Q5 = Q5Q4 + Q5Q3 + Q5 Q4 Q3 ; J5 = Q4 Q3 5 = Q4 Q3 Q4+ = J4Q4 + 4 Q4 = Q4Q3 + Q4 Q3 ; J4 = Q3 4 = Q3 Q3+ = J3Q3 + 3 Q3 = Q4Q3 + Q5Q3 ; J3 = Q4 + Q5 3 = c) Las condiciones se obtienen según: C3 = Cuenta 3 decimal del módulo 5 = Q2 QQ0 C = Cuenta decimal del módulo 7 = Q5 Q4 Q3 La siguiente tabla muestra el estado de los contadores, los valores de los decodificadores de cuenta igual a tres (C3), e igual a uno (C). También se ilustra el estado de la salida, considerando que desde el canto de subida de C3 la salida Z toma valor, y que Z toma valor cero desde el canto de subida de C. Mod Mod C C Z Figura P3.3. Estados y salidas. Solución. También se considera correcta la siguiente tabla que muestra los cambios de Z con los cantos de bajada de las señales C3 y C. Mod Mod C C Z Figura P3.4. Estados y salidas. Solución 2. La variable z, debe almacenarse en un flip-flop. No puede obtenerse en términos combinacionales a partir de C y C3. Lo anterior puede determinarse de varias formas, se consideran correctas, cualquiera de las explicaciones siguientes: c) Observando un valor de uno de los contadores (por ejemplo la cuenta 4 del contador módulo 5), se aprecia que Z a veces es uno y otras es cero, ya que depende del valor anterior de Z. c2) Si puede construirse una matriz de transiciones y Z+ depende del valor actual de Z. En el caso que Z+ no dependiera de Z se trataría de una situación combinacional. c3) Si se puede dibujar un diagrama de estados.

34 34 Sistemas Digitales Para confeccionar la tabla de transiciones, se asume que inicialmente z es cero. Entonces si C3 y C son ceros, se conserva el estado de la salida z; si ambas son unos, entonces el próximo valor de z es cero. Cuando C3 pasa a estando Z en 0, el próximo valor de Z será ; y si era permanece en ese valor. Cuando C pasa a estando Z en, el próximo valor de Z será 0; y si era 0 permanece en ese valor. z C3C , Z=0 0 3 z Z= Figura P3.5. Matriz de transiciones. La función secuencial queda: z+ = C3C + C z Con flip-flop D resulta Dz = (Q2 QQ0 + z) (Q5 +Q4 +Q3 ) Con J, resulta: Jz = C3C = Q2 QQ0(Q5 +Q4 +Q3 ) z = C = Q5 Q4 Q3 d) La implementación anterior conduce a las siguientes formas de ondas, donde z cambia con los cantos de bajada de las señales C3 y C. El próximo estado se calcula con los valores actuales y toma su valor después del canto sincronizante. C3 C z Figura P3.6. Formas de ondas.

35 Capítulo 3. Bloques básicos secuenciales 35 Los diagramas se ilustran con flip-flops activados por canto de subida. La salida z, tiene su canto de subida coincidente con el canto de bajada de C3, y su canto de bajada coincidente con el canto de bajada de C. La señal z es sincrónica, y su ancho de pulso es variable. La implementación de cambios de z con los cantos de subida de C3 y C, mediante flip-flops J o D, debe basarse en generar la señal C3 cuando el contador módulo 5 pase por la cuenta dos (Q2 QQ0 ), y la señal C cuando el contador módulo siete pasa por la cuenta dos (Q5 Q4Q3 ). También se consideran correctas soluciones basadas en latchs. Alternativamente las señales C3 y C pueden emplearse para comandar un latch de nor (que opera con cantos de subida), y tal que el comando set sea C3C, y el comando reset sea: C. C3 C R Z C C3C S z Figura P3.7. Latch de nor. En el largo plazo la señal z es periódica, después de 35 (5*7) pulsos del reloj, ambos contadores pasan por cero simultáneamente. Mod Mod Problema 3.2. Diseño de máquina de estados. Para el siguiente diagrama de estados, asumir que el estado inicial es el A, al cual se llega reseteando asincrónicamente los flip-flops. a) Explicar el objetivo de la máquina secuencial. b) Determinar matriz de transiciones. c) Determinar los estados adyacentes de acuerdo a las reglas de asignación. Indicar los nombres binarios elegidos para cada estado lógico. d) Determinar las ecuaciones de próximo estado y de salida. e) Diseñar empleando flip-flops de tipo D, dibujando el esquemático.

36 36 Sistemas Digitales inicial / A 0/0 B 0/0 0/ /0 C /0 Figura P3.8. Problema 3.2. Solución. a) Se genera un uno en la salida después de una secuencia, de cualquier largo, de ceros o de unos de la entrada. Más específicamente, se genera salida uno cuando llega un: uno en secuencias de uno o más ceros seguidos 0, 00, 000, 0000,... cero en secuencias de uno o más unos seguidos 0, 0, 0, 0,... b) Se tiene x Estado 0 A B/0 C/0 B B/0 A/ C A/ C/0 Estado+ Figura P3.9. Matriz de transiciones Problema 3.2. c) Regla : Deben ser adyacentes A con B; y A con C Regla 2: Deben ser adyacentes: B con C, A con B, y A con C Regla 3: Deben ser adyacentes A con B y A con C. A debe ser el estado 00 para que se llegue a él, al resetear los flip-flops. Asignación : B = 0; C = 0. Asignación 2: B = 0; C = 0. Existen dos asignaciones posibles, que cumplen todas las reglas, excepto que B y C sean adyacentes:

37 Capítulo 3. Bloques básicos secuenciales 37 Asig x QQ0 0 A=00 0/0 0/0 B=0 0/0 00/ dd/d dd/d C=0 00/ 0/0 Q+Q0+/z Q+ = x Q0 ; Q0+ = x Q z = x Q + x Q0 Asig 2 x QQ0 0 A=00 0/0 0/0 C=0 00/ 0/0 dd/d dd/d B=0 0/0 00/ Q+Q0+/z Q+ = x Q0 ; Q0+ = xq z = x Q0 +x Q Figura P3.0. Asignaciones Problema 3.2. e) Para el diseño con la asignación, se tienen: D = x Q0 ; D0 = x Q ; z = x Q + x Q0 Se obtiene: x Q D Q z D0 Q0 Q0 Figura P3.. Esquemático Problema 3.2. Para el diseño 2, con Q = x Q0 ; Q0 = x Q ; z = x Q0 + x Q el esquemático es similar. Problema 3.3. Contador binario Diseñar un contador binario con salidas sincrónicas, que cuente en forma ascendente si C = ; y en forma descendente si C = 0. Si M = 0 debe contar en módulo 5; si M =, debe contar en módulo 7. Si se cambian los controles, debe ir a la cuenta siguiente, en caso que ésta exista; si la cuenta no existe debe ir a la cuenta 0.

38 38 Sistemas Digitales a) Escribir la matriz de transición para el contador en función de Q 2, Q, Q 0, M y C. b) Diseñar en base a flip-flops D las ecuaciones de próximo estado en función de Q 2, Q, Q 0, M=0 y C=0. c) Diseñar en base a flip-flops J- las ecuaciones de próximo estado en función de Q 2, Q, Q 0, M= y C=. d) Setear un latch de nand cuando el contador pase por la cuenta 3 y resetear el latch cuando el contador pase por cuenta 0. Solución: a), , Q 2 Q Q 0 CM Figura P3.2. Diagrama de estados Problema 3.3. CM Q 2 Q Q Q 2 +Q +Q 0 + Figura P3.3. Matriz de transiciones Problema 3.3.

39 Capítulo 3. Bloques básicos secuenciales 39 b) Q2Q Q Q2+ = Q2 Q Q0 + Q2Q Q0 = D2 Q+ = Q2 QQ0 + Q2Q Q0 = D Q0+ = Q2 QQ0 + Q2Q Q0 = D2 Q2+ Q+ Q0+ Figura P3.4. Diseño con M=0 y C=0 Problema 3.3. c) Q2Q Q Q2+ = Q2Q +Q2 QQ0 = J2Q2 +2 Q2 Q+ = Q Q0 +Q2 QQ0 = JQ + Q Q0+ = Q2 Q0 +Q Q0 = J0Q0 +0 Q0 Q2+ Q+ Q0+ J2 = QQ0 2 = Q J = Q0 = Q2 + Q0 J0 = Q2 + Q 0 = Figura P3.5. Diseño con M= y C= Problema 3.3. d) La cuenta tres ocurre cuando Q2 QQ0 es. Por lo tanto S = Q2 + Q + Q0 es la negación de la cuenta tres. Cuando la cuenta tres tiene un canto de subida se desea que S tenga un canto de bajada. La cuenta cero ocurre cuando Q2 Q Q0 es. Por lo tanto R = Q2 + Q + Q0 La implementación con NAND, es: S = (Q2 Q Q0) y R = (Q2 Q Q0 ) Otra solución para d). Sea L la salida del latch (usualmente denominada Q). Estando L en cero, sólo pasa a uno cuando llega a la cuenta 3; estando en estado uno el latch pasa a cero cuando entra a la cuenta cero. Se tiene entonces la matriz de transiciones siguiente:

40 40 Sistemas Digitales Q 2 Q Q 0 L L+ Figura P3.6 Salida del latch Problema 3.3. Empleando la siguiente tabla de excitaciones: Se logran los programas para S y R : Q Q+ S R Figura P3.7. Tabla excitaciones Problema 3.3. Q 2 Q Q 0 L S R Figura P3.8. Programas SR Problema 3.3. Resultan: S = Q2 + Q + Q0 y R = Q2 +Q + Q0 Q2 Q Q0 S L Q2 Q Q0 R Figura P3.9. Latch SR Problema 3.3. Problema 3.4. Se tiene el siguiente circuito:

41 Capítulo 3. Bloques básicos secuenciales 4 Z x T Q D Q0 Flip-flop T Flip-flop D Figura P3.20. Esquemático Problema 3.4. Si en t = 0 se tienen Q = 0 y Q0 = 0, con las siguientes formas de ondas: x t = 0 Figura P3.2. Formas de ondas Problema 3.4. La señal x cumple las condiciones de set-up y hold. a) Determinar las formas de ondas de Q, Q0 y Z, relativas al y x. b) Determinar la matriz de transiciones en el formato: x QQ Q+ Q0+ Figura P3.22. Formato matriz de transición Problema 3.4. Solución: Del esquemático, se tienen: T = X +Q0 ; D = Q ; Z = X + Q Ecuaciones de los flip-flops: Q+ = T Q ; Q0+ = D Reemplazando en las ecuaciones de los flip-flops, se obtienen:

42 42 Sistemas Digitales Q+ = (X+Q0)Q + (X+Q0) Q = Q Q0 + QQ0 X + Q X Q0+ = Q Es un modelo de Meely. Como los flip-flops operan con cantos de subida, se tiene la siguiente secuencia de entrada: X = {0,, 0, 0,, 0..} Se genera la secuencia de estados y salida: QQ0/Z = 00/0, 0/, /, 0/, 0/, /..} Figura P3.23. Matriz de transición Problema 3.4. Las formas de ondas de Q y Q0 muestran los retardos de propagación a través de los flip-flops. El cual se considera despreciable respecto del período del reloj. La forma de Z, ilustra la dependencia de la salida con la entrada, y también asume que el retardo a través de la compuerta or, es despreciable respecto del período del reloj. Debe notarse que Z cambia entre cantos de subida del reloj; es decir, no es una señal sincrónica, lo cual es característico del modelo de Meely. x QQ /0 0/ 0 0/0 0/ 0/ 0/ 0 / 0/ Q+ Q0+/Z x t = 0 Q Q0 Z Figura P3.24. Formas de ondas Problema 3.4.

43 Capítulo 3. Bloques básicos secuenciales 43 Problema 3.5. Se desea diseñar un contador con una entrada de control C, tal que: Cuando C=0, el contador cuente en la secuencia: 000, 00, 00, 0, 00, 0, 0,. Cuando C=, el contador cuenta en la secuencia: 000, 00, 0, 00, 0,, 0, 00 El flip-flop más significativo es Q2; el menos significativo es Q0. Q2 y Q son flip-flops Ds; y Q0 es flip-flop J. Las secuencias deben repetirse. Si cambia C durante la ejecución debe seguir contando según el nuevo valor, no retorna al estado inicial. Estado inicial: 000 Determinar las ecuaciones para programar los flip-flops. No dibujar circuito. Solución. Matriz de transiciones: Q0C Q2Q Q2+, Q+, Q0+ Figura P3.25. Matriz de transiciones Problema 3.5. Hay dos diseños para D2: Q2+ = Q2'QQ0C'+QQ0'C+Q2Q0'C'+Q2Q0C+Q2Q'Q0 (o Q2Q'C') =D2 Para D: Q+ = QQ0'+Q2'Q0C+Q'Q0C' =D Para el J, se tiene: Q0+=Q0'C'+Q2'Q'C+Q2QC=Q0'(C'+Q2'Q'C+Q2QC)+Q0( Q2'Q'C+Q2QC) Comparando coeficientes: J0 = C'+Q2'Q'C+Q2QC 0 = ( Q2'Q'C + Q2QC)' Arreglando: 0 = ( Q2+Q+C')( Q2'+Q'+C')

44 44 Sistemas Digitales Índice general. CAPÍTULO 3... BLOQUES BÁSICOS SECUENCIALES CONTADORES Contador sincrónico binario módulo Contador sincrónico binario módulo Contador sincrónico binario módulo Contador binario de ripple, con salida asincrónica Contador de anillo (ring counter) Contador de Johnson Contador integrado Contador sincrónico binario módulo Contador sincrónico módulo Contador sincrónico módulo REGISTROS DE DESPLAZAMIENTO Usos Ejemplo de diseño Registro de desplazamiento a la derecha de largo Registros de desplazamiento TTL Registro universal 7494A REGISTROS Registro de almacenamiento Registro de desplazamiento Diseño de máquinas en base a registros ALTERNATIVAS DE DISEÑO DE MÁQUINAS SECUENCIALES Diseño basado en ROM Diseño basado en PLD Secuenciador Ejemplo DISEÑO DE CONTROLADORES Especificación del dispositivo Especificación del sistema sincrónico Diseño del controlador Descripción del controlador en Verilog Simulación del controlador PROBLEMAS RESUELTOS Problema 3.. Contador Problema Problema Problema Problema ÍNDICE GENERAL ÍNDICE DE FIGURAS... 45