CAPÍTULO 4 LAYOUT Consideraciones generales del layout.

Transcripción

1 CAPÍTULO 4 LAYOUT Introducción Consideraciones generales del layout. El layout de un circuito integrado define las geometrías que aparecen en la mascaras de fabricación. Las geometrías incluyen n-well, active, polysilicon, implantes n + y p +, contactos entrecapas y capas de metales Reglas de diseño Mientras que la anchura y la longitud de cada transistor es determinado por el diseño del circuito, la mayoría de las otras dimensiones son dictadas por las reglas de diseño y se pueden agrupar en cuatro grupos. 1º Ancho mínimo. El ancho y el largo de las geometrías definidas en la mascara tiene que exceder un valor mínimo impuesto por la litografía y las capacidades de procesamiento de la tecnología. 2º Espacio mínimo. Las construcciones geométricas en la misma máscara, y a veces en diferentes tienen que estar separadas un espacio mínimo. 3º Recinto mínimo. Cuando una capa encierra algo tiene que haber un margen mínimo entre los extremos y lo que haya dentro. 4º Extensión mínima. Algunas geometrías se tienen que extender más allá del borde de otras con un valor mínimo. A1. Espacio Activo-Activo A2. Ancho metal A3. Espacio Metal-Metal A4. Recinto del contacto para activa A5. Espacio Poly-Activo A6. Espacio Activo-Well A7. Recinto de la activa para well A8. Espacio Poly-Poly 72

2 Efectos de antena. Suponemos que la puerta de un MOSFET pequeño esta ligada al metal 1 con una interconexión de gran área. Durante el etchin del metal 1, el área del metal actúa como una antena recolectando iones y creciendo en potencial. Es por tanto posible que el voltaje de la puerta se incremente tanto que irreversiblemente el oxido de puerta se rompa durante la fabricación. El efecto antena puede ocurrir con cualquier material conductor un poco largo vinculado con la puerta, incluido el polysilicio mismo. Por esta razón, las tecnologías CMOS submicromicas limitan el área total de sus geometrías, minimizando así un posible daño en el oxido de puerta Interconexiones. Muchos de los efectos relacionados con el cableado han de ser tenidos en cuenta cuando se necesita alta precisión y/o alta velocidad en el diseño. Las placas paralelas y los bordes de las capacidades de los cables pueden degradar la velocidad si se necesitan cubrir largas distancias. Cuando se utilizan señales de reloj que hay que distribuir por muchos bloques necesitaremos líneas de cable muy largas que provocaran una significativa capacidad de línea. Algo todavía más relevante es el acoplamiento entre señales. Para reducir el crosstalk generado en las pistas tenemos dos técnicas. La primera consiste en usar señales diferenciales que convertirán la mayoría de los crosstalk a disturbios de modo común. La segunda trata de inmunizar las líneas a través del layout. De todas formas, todo lo que ingeniemos para conseguir eliminar los campos eléctricos mediante la puesta a tierra de diversas líneas hace que se complique todo y favorece a las capacidades entre señales y tierra Acoplamiento substrato o ruido substrato. Las tecnologías CMOS más modernas utilizan un substrato dopado pesado p + para minimizar la susceptibilidad de los latch-up. El problema viene porque la baja resistividad del substrato (del orden de 0.1Ω. cm) crea caminos no deseados entre varios dispositivos del circuito, que en teoría corrompen señales sensibles Empaquetamiento. Después de la fabricación y el segmentado en cuadrados, los circuitos integrados son empaquetados. Los parásitos asociados con el empaquetado y las conexiones con el chip introducen muchas dificultades en la evaluación del funcionamiento del circuito a altas velocidades y/o con altas prestaciones. 73

3 4.2.- Condensadores Las capacidades necesitan normalmente ser lineales para su uso en circuitos analógicos. Para la fabricación es habitual utilizar dos regiones de poly superpuestas con una delgada capa de oxido entre medias. La región de superposición define la capacidad requerida. La primera capa de poly que conforma la tapa inferior del condensador se suele denominar poly o poly1 y la segunda (tapa superior) se le llama poly2 o elec. Para saber cual debe ser el área de superposición que dará lugar a nuestro condensador utilizamos la siguiente expresión: área (µm 2 ) = Valor de la capacidad (F) / Capacidad por unidad de área (F/µm 2 ) Para crear el condensador de error usamos la formula en una primera aproximación, sabiendo que la capacidad por unidad de área para nuestra tecnología que es la AMI 0.6µ es de (ff/µm 2 ), tenemos: A = 400 (ff)/ (ff/µm 2 ) = µm 2 = X Tenemos que ajustar las dimensiones del cuadrado de manera que su largo y su ancho tengan longitudes que no den errores al pasar el DRC. El DRC (design rule check) es una herramienta que tiene el cadence para detectar cualquier violación de las reglas de diseño durante y después de la construcción de la mascara del layout y así tener la menor probabilidad de defectos en fabricación. Todos los errores detectados con esta herramienta son monitorizados mostrando que regla se esta violando. Para poder seguir adelante con el layout es imprescindible que todos los errores hayan sido eliminados. El kit de diseño del NCSU emplea las reglas de diseño MOSIS NCSU que soporta a su vez las reglas del CMOS (SCMOS) escalable que intenta simplificar y unificar el diseño del layout y el proceso de verificación. Lo mas cercano a 400fF lo conseguimos formando un rectángulo de 22.20µm de largo y µm de ancho que dará lugar a un condensador de 398.6fF que si pasara el DRC con éxito. Sus capacidades parásitas serán de 70.84fF y de 4.053fF. La primera que es la más significativa es la que se forma entre poly y sustrato. En el dibujo 4.1 están todas las capas y conexiones que se necesitan para tener un condensador. Además de las capas de metales y poly tenemos también los contactos M1-Elec y M1-M2 que forman la rama negativa del condensador y M1-poly M1-M2 que forman la positiva. Pondremos tantos contactos como sea posible porque no influirán en la capacidad parásita y tendremos como ventaja que en caso de posible fallo en alguno de ellos habrá otro que funcione. Los demás contactos serán M1-P y rodean a todo el bloque para aislarlo de ruidos externos. 74

4 Dibujo 4.1 Para hacer el condensador de 1pF seguimos exactamente los mismos pasos. A = 1000 (ff)/ (ff/µm 2 ) = µm 2 = X Utilizamos una área cuadrada de 35.4 X 35.4 para formar un condensador de pF que tiene como capacidades parásitas fF y 6.52fF Los dos condensadores hemos probado a hacerlos mediante combinación de otros mas pequeños en paralelo pero después de las simulaciones hemos comprobado que los resultados son peores ya que no son tan grandes como para dividirlos Interruptores Ahora vamos a construir el layout de los dos interruptores que se utilizan en el montaje definitivo. La única diferencia que habrá es el ancho de los transistores que para uno será de 19.95µm y para el wide será 30µm. Los transistores los sacamos de la librería NCSU TechLib ami06, el nmos lo rodeamos de contactos M1-P y el pmos de NTAP. Entre el poly del transistor, que representa a la puerta, y los contactos aislantes de ruido y demás factores externos existe una distancia que será necesaria para pasar la puerta de otro interruptor que se 75

5 situara justo al lado en el layout completo. Para pasar el DRC con éxito necesitamos extender el nwell alrededor del pmos hasta cubrir la superficie que encierran los contactos aislantes. Dibujo 4.2 En el dibujo superior aparece el switch mas estrecho con los transistores unidos por metal 2. Para saber cuales son los materiales se utiliza el LSW (layer selection window) del dibujo Opamp diferencial realimentado cascode Para realizar el layout del amplificador hacemos una división en dos partes, por un lado el amplificador en si mismo y por otro la dolarización. En el dibujo 4.3 aparece el amplificador con sus 4 pmos en la parte superior aislados con los contactos NTAP y todo sobre una capa nwell y en su parte inferior 8 nmos aislados con contactos M1-P. La comunicación de las dos partes se realiza con metal 2 al igual que la comunicación de los transistores con el exterior. El metal 1 se usa para unir en cada parte por separado a los transistores entre si y con el aislante. Como ya habíamos visto en el estudio del esquemático de este opamp, los transistores necesitan un ancho grande para alcanzar los requisitos deseados, por eso hemos tenido que usar la herramienta de la multiplicidad que permite convertir un ancho muy elevado en varios más pequeños. Para poner un ejemplo utilizamos el pmos de arriba que tiene una W=300.6µm y que en el layout aparecerá con una multiplicidad de 12 con W=25.05µm. Si alguno de los anchos no se puede dividir en un número entero de partes perderemos algo de exactitud. Tenemos también el inconveniente de que la capacidad asociada al perímetro del área de la fuente/drenador aumenta. A cambio conseguimos reducir la resistencia de puerta gracias a las ramas en paralelo. 76

6 Dibujo 4.3 El circuito de dolarización y su unión al amplificador se muestran en el dibujo 4.4. Constara de 3 pmos, dos de ellos necesitaran de multiplicidad y el otro no. El metal 2 que atraviesa los contactos circundantes servirá para meter las dos fuentes de intensidad y para llevar las tensiones Vb1 y Vb2 que llegaran al amplificador. Para mayor seguridad unimos con metal 1 los contactos aislante de la dolarización y del amplificador. 77

7 Dibujo Simulaciones con circuitos extraídos El siguiente paso, una vez tenemos hecho el layout de cada dispositivo y pasado el DRC satisfactoriamente, es generar el correspondiente circuito extraído con las capacidades parásitas. A este circuito hay que pasarle ahora la herramienta LVS (layout versus schematic) que comparará la red original con la extraída del layout, y probará que las dos redes son en efecto equivalentes. El paso del LVS añade un nivel adicional de confianza a la integridad del diseño, y asegura que el layout sea una correcta realización de la topología propuesta. De todas formas el paso satisfactorio del LVS no garantiza por completo que el circuito extraído cumpla con los requerimientos exigidos. Antes de crear el extracted necesitamos poner pines de entrada/salida en el layout. Para saber cuales tenemos que poner recurrimos al esquemático donde se muestra claramente donde tienen que ir y si deben ser de entrada, de salida o de entrada/salida. Como ya tenemos todos los dispositivos con su extracted correspondiente, podemos simular el sample and hold completo especificando en las opciones de simulación que utilice el extracted para obtener los resultados. Hay que tener en cuenta que los condensadores llevan capacidades parásitas adheridas que estropearán el funcionamiento del circuito. Situando el polo positivo del condensador (capa de poly) a una tensión fija quitamos gran parte del efecto nocivo que produce la capacidad parásita poly-substrato que es la más significativa. 78

8 El dibujo 4.5 tiene todos los condensadores bien orientados y servirá para hacer simulaciones muy realistas del sample and hold gracias a que utilizaremos el extracted. Dibujo 4.5 Mostramos todos los resultados de las simulaciones realizadas con el circuito extraído de todos los dispositivos en la tabla 4.1. Si la comparamos con la tabla 3.15 vemos como a 20MHz sigue funcionando bien pero a 50MHz se diferencia más de lo que debería. A parte de las capacidades parásitas del condensador también tenemos la diferencia en el ancho de los transistores del amplificador cuando se utiliza multiplicidad. Vin (mv) Vout (mv) a 20MHz Vout (mv) a 50MHz Tabla

9 En los dibujos 4.6 y 4.7 esta dibujado el layout de todo el sample and hold por capas y por bloques respectivamente. Este modelo se podría mandar a fabricar puesto que consta de todas las partes del circuito: condensadores, interruptores, amplificador operacional y pistas para los relojes y las conexiones. En los montajes diferenciales asimétricos aparecen offsets referidos a la entrada, limitando el mínimo nivel de señal que puede ser detectado. Algunos mistmatches son inevitables, pero si no prestamos especial atención a la simetría aparecerán grandes offsets. La simetría también conseguirá suprimir el efecto de ruido de modo común e incluso algún orden de no linealidad. Es por todo esto que hemos aplicado simetría en nuestro montaje y no solo esta presente en los dispositivos si no también en su entorno. Dibujo 4.6 Dibujo

10 Dibujo 4.8 La última batería de pruebas la hacemos para el dibujo 4.8, donde tenemos el símbolo del sample and hold hecho entero con layout. Al hacer la simulación tenemos que poner la opción de que tome la versión extracted en vez de la esquemática del símbolo y así sabremos cual es la salida real. En la tabla 4.2 tenemos los últimos resultados provenientes de meter señales de diferentes tensiones a frecuencia de 50MHz. Ahora se notaran todas las capacidades parásitas que trae consigo la construcción de un layout al completo. Vin (mv) Vout (mv) a 50MHz Tabla 4.2 Obviamente todo se hace más inestable y con más error pero no es un resultado malo tratándose de una fabricación exigente y en una tecnología no demasiado pequeña. 81