10.1. Determinación de ecuaciones lógicas para las condiciones o flags.

Transcripción

1 Capítulo 0. Unidad Aritmética. 0.. Determinación de ecuaciones lógicas para las condiciones o flags. Se pueden obtener las ecuaciones de un sumador de ancho n, mediante inducción matemática. Analizaremos un sumador binario de tres bits Sumador sin signo. Se ingresan al sumador binario dos números sin signo, con ancho tres. Con A0 y B0 los bits menos significativos. La suma se realiza fijando Carry-in, que es una entrada del sumador, igual a cero. A2 A A0 + B2 B B0 Co S2 S S0 Se realizan las sumas binarias, para cada par de valores posibles para las entradas. Se forma una tabla, en la que se han indicado los valores de los operandos de entrada en decimal y binario. La tabla es un mapa de Karnaugh para las variables de salida: C0, S2, S y S0. Observando la tabla, se advierte una zona triangular en la cual la reserva de salida es uno. Son todos los números que sumados dan ocho o mayor. La señal Carry-out, que es una salida del sumador nos permite detectar el resultado incorrecto. La reserva de salida del sumador indica resultado incorrecto, con largo de registro igual a tres. (Co: Carry out) En caso de un sumador de largo n, la condición de resultado incorrecto para la suma de enteros sin signo es simplemente la señal de Carry-out. Los diferentes casos que se producen considerando números unsigned, se muestran en la siguiente tabla:

2 2 Estructuras de Computadores Digitales A+B Sumas y Restas con signo. Figura 0. Sumas de números sin signo. Largo 3. A continuación estudiaremos las operaciones de números con signo. Se ingresan al sumador binario dos números con signo, en complemento a dos, de ancho tres. Nótese que en la siguiente tabla las entradas se han reordenado interpretándolas como números con signo. (Es la misma tabla anterior, esto es así ya que el sumador binario es el mismo). Con operandos de largo 3, no pueden representarse los menores que -4 y los mayores que +3. Se produce resultado incorrecto (overflow), cuando el signo de ambos operandos es diferente del signo del resultado. Nótese que el Carry-out, no determina esta condición, ya que existen resultados correctos que tienen Carry-out igual a uno. Esto se debe a que, al sumar dos números de diferente signo, la magnitud del resultado es siempre menor o igual que la del mayor operando (en magnitud). Por lo tanto el resultado, en este caso, es siempre representable. La ecuación lógica para el overflow, puede obtenerse en la última etapa del sumador, con los bits de signo de los operandos (A 2, B 2 ) y el bit de signo del resultado (S 2 ). De la cual puede inducirse una ecuación para un sumador de largo n. ov = overflow = A 2 B 2 S 2 ' + A 2 ' B 2 ' S 2 Para un sumador de 32 bits: ov = overflow = A 3 B 3 S 3 ' + A 3 ' B 3 ' S 3

3 Unidad Aritmética Comparaciones. A+B Figura 0.2 Sumas de números con signo. Largo 3. Se desea poder comparar dos números con signo, para hacerlo se efectuará la resta entre ellos. Las entradas de la tabla (y al sumador binario) se ordenan en forma descendente. La condición se denomina LT (less than). Se ingresan al sumador un número (A), y el complemento uno del otro( B). Se fija Carry-in en uno. Se escribe, en cada casilla de la tabla, el Carry-out y los tres bits de la suma. De este modo se realiza la resta de A menos B, empleando un sumador binario, y asumiendo representación complemento dos para los operandos. La zona A < B, se encuentra sobre la diagonal principal de la matriz. La condición A = B, es la diagonal principal, en la cual todos los bits del resultado son ceros, y uno la reserva de salida. Existen dos zonas triangulares en las que se produce overflow, una en que los signos de las entradas al sumador (no los operandos) son ambos negativos, y el resultado es positivo; la otra zona triangular caracteriza operandos de entrada al sumador positivos y signo del resultado negativo. A es menor que B, si el signo del resultado es menos y no hay overflow o si el signo del resultado es positivo y se produce overflow. Entonces la ecuación lógica puede escribirse: LT = (A < B) = S 2 ov' + S 2 ' ov

4 4 Estructuras de Computadores Digitales A+( B)+ (-4) (-3) (-2) (-) (+0) (+) (+2) (+3) Figura 0.3 Comparaciones de números con signo. Largo 3. En la zona: A<0, B<0 y S2 el signo del resultado negativo, existe overflow, y la operación resta da resultado incorrecto Comparaciones de números sin signo. Condición less than unsigned (LTU). Para operandos de largo dos, desarrollando la resta A - B, en el sumador binario, se obtiene la siguiente tabla, en la cual se han destacado las instancias en que se cumple que A<B. Dentro de la cada casilla de la tabla, figuran tres dígitos; el más significativo es la reserva de salida, los dos siguientes corresponden a la suma. A+( B)+ (+0) (+) (+2) (+3) Figura 0.4 Comparaciones de números sin signo. Largo 2. Entonces la ecuación lógica para la condición LTU es: Para largos de operandos de tres bits: LTU = ~C out

5 Unidad Aritmética 5 A+( B)+ (+0) (+) (+2) (+3) (+4) (+5) (+6) (+7) Generación de condiciones. Figura 0.5 Comparaciones de números sin signo. Largo 2. Para un sumador de 32 bits, resumiendo lo visto hasta el momento, se puede construir la siguiente tabla de verdad para las condiciones, en función de las entradas A3, B3 y el carry-in a esa etapa, C3. Las columnas Carry-out (Co) y S3 corresponden a las de un sumador completo, y se obtienen del diseño del sumador. Las columnas de las condiciones Ov y LT, se han escrito cumpliendo las ecuaciones desarrolladas anteriormente. A3 B3 C3 Co S3 Ov LT Figura 0.6 Generación de condiciones. Las condiciones pueden escribirse en función de las entradas a la última etapa del sumador: ov = ( C 3 Co ) = C 3 Co' + C 3 'Co = (C 3 diferente de Co). Esta es la expresión más simple para el ov, ya que ocupa menos términos. Antes se obtuvo relación empleando S3. Sin emplear carry interno: ov = ( S 3 Co A 3 B 3 ) LT = (A < B ) = ( S 3 ov ) = A 3 C 3 ' + B 3 C 3 ' + A 3 B 3 En estas ecuaciones basta reemplazar el número 3, por (n-) para obtener las condiciones para un sumador de n bits. Las condiciones pueden determinarse con lógica combinacional asociada a la etapa más significativa del sumador binario.

6 6 Estructuras de Computadores Digitales La condición de operandos iguales, la diagonal principal de la tabla, puede obtenerse a partir de los bits del resultado (para largo de 3 bits): Zero = ( A == B) = (S 2 + S +S 0 )' = Detecta un resultado igual a cero. Operandos iguales. Debe notarse que esta ecuación para un sumador de n bits, es un nor de los bits del resultado, y su realización en dos niveles es bastante más costosa que las dos condiciones anteriores. Se ilustran a continuación otras condiciones de comparación entre dos operandos, y todas ellas pueden derivarse de las señales LT y Zero. GE = ( A>= B) = ( A<B )' = (LT)' = greater or equal NZ = ( A!= B) = Zero' = (S S 2 + S +S 0 ) = Resultado diferente a cero = Operandos diferentes GT = ( A > B ) = (A >= B) & NZ = greater than = A mayor que B. LE = ( A <= B ) = (A > B) ' = ( A < B) Zero = less or equal = A menor o igual que B Arquitectura de una unidad aritmética. El diseño parte de las especificaciones de la unidad. Es decir el largo de los operandos, las diferentes operaciones que se realizarán y las condiciones que se deben generar. Siguiendo el esquema del texto guía, dispondremos de cuatro operaciones: and, or, suma, resta y una instrucción de comparación. Operandos de 32 bits, y condiciones para overflow. En un caso más general, las operaciones a implementar dependen del repertorio de instrucciones. Se decide emplear una operación de set on less, que deje un uno en el bit menos significativo del resultado si el operando A es menor que el operando B. Terminada la operación, queda en un registro el resultado de la comparación, y luego pueden efectuarse saltos o bifurcaciones de acuerdo al valor del registro. Puede plantearse un diseño modular. El siguiente esquema, basado en multiplexores, logra cumplir las especificaciones dadas. Si Binvert y CarryIn son unos, y la operación es suma, se logra obtener la resta de A con B. La operación set on less, deja pasar directamente la entrada Less hacia un bit del resultado Para una etapa cualquiera. Todos los módulos son iguales, salvo el dedicado al bit más significativo, que según se ha visto permite determinar las condiciones. Un esquema de la etapa cualquiera es:

7 Unidad Aritmética 7 Binvert CarryIn Operación a i 0 Resultado b i less Etapa del bit más significativo. CarryOut Figura 0.7 Esquema de una etapa cualquiera. Binvert CarryIn Operación a n 0 Resultado b n less Generación Condiciones LT Overflow Figura 0.8 Esquema de la etapa más significativa. Si se une el Carry-Out de una etapa con el Carry-In de la siguiente, exceptuando la primera etapa, en la que puede unirse Binvert con Carry-In (se denomina Bnegate, a la nueva señal) se logra el esquema que se muestra a continuación:

8 8 Estructuras de Computadores Digitales Debe notarse en el esquema que la señal LT está directamente cableada con la entrada Less de la primera etapa, y que todas las demás etapas tienen entrada cero en Less. En el esquema también se muestra el diseño lógico de la señal Zero Esquema general. Bnegate Operación C 0 a 0 b 0 + less 0 C S 0 a b less C + C S Zero C i a i b i less i C i S i C 3 a 3 b 3 + less 3 C S 3 LT Condiciones C Ov Figura 0.9 Conexión de las etapas. La ruta crítica es la propagación de la reserva a través de las etapas.

9 Unidad Aritmética 9 Si para el sumador de 32 bits, se plantea una tabla de verdad que tenga como entradas el Carryin y las 32 entradas del operando A y las 32 entradas del operando B; y como salidas los 32 bits del resultado y los bits de Carry-out y LT, puede efectuarse un diseño en dos niveles, eliminando la propagación de la reserva. Pero resultaría de gran complejidad, una solución de menor costo que tradicionalmente se emplea es acelerar la propagación de la reserva en grupos Modificación para tratar números con signo. En caso de agregar comparaciones de números sin signo, en la etapa más significativa del sumador, debe colocarse un multiplexor, controlado por la señal CLT, para llevar a la entrada less de la etapa menos significativa del sumador, la señal LT, en caso de que se esté ejecutando una instrucción slt; o la señal LTU, en caso de que esté en ejecución una instrucción sltu. Binvert CarryIn Operación CLT a n 0 Resultado b n less C out Generación Condiciones LT LTU 0 Figura 0.0 Condiciones de números con y sin signo Análisis de un sumador binario Ecuaciones. Para un sumador completo se tiene la siguiente tabla de verdad:

10 0 Estructuras de Computadores Digitales Entradas Salidas Ai Bi Ci Ci+ Si Figura 0. Tabla de verdad de sumador binario. Leyendo del mapa se obtienen, minimizando en dos niveles: Ci + = Ai Bi + (Ai +Bi) Ci Si = Ci (AiBi +Ai Bi) + Ci( Ai Bi +AiBi) Como: (AiBi +Ai Bi) = Ai Bi Y su complemento es: (Ai Bi) = (AiBi +Ai Bi) = (Ai +Bi)(Ai+Bi ) = ( Ai Bi +AiBi) Se puede escribir en forma más compacta: Si = Ci Ai Bi Empleando: Gi = Ai Bi Pi = Ai + Bi Pueden escribirse: Ci+ = Gi + Pi Ci Si = Ci ( Gi Pi) Ai Bi Ci Gi Pi Ci+ Si Figura 0.2 Generación de Gi, Pi, Ci+ y Si. El diagrama muestra que la suma binaria puede realizarse mediante las señales Gi, Pi y Ci. Esta forma se emplea en el diseño del sumador de cuatro bits, con generación adelantada de la reserva, 74LS283.

11 Unidad Aritmética Para efectuar un análisis más detallado de los retardos combinacionales en un sumador se asumirá que la señal Si se genera en dos niveles, a partir de Ai, Bi y Ci. Y que la reserva de salida se genera empleando las señales Gi, Pi y Ci, en tres niveles Sumador con propagación de la reserva. La organización de un sumador con propagación ondulada de la reserva(ripple) produce las salidas con los siguientes retardos de propagación medidos en unidades de retardo a través de una compuerta: Ai Bi Ci A2 B2 C2 A B C A0 B0 C0 Ci+ Si C3 S2 C2 S C S0 3i+3 3i Figura 0.3 Tiempos en sumador con propagación ondulada de la reserva. Todos los tiempos se miden respecto al instante en que están estables las entradas Ai, Bi y C0. S0 se obtiene con retardo 2, C con retardo 3. S se obtiene después de 5 unidades, C2 después de 6 unidades. Ya que desde las entradas A, B y C, C2 se genera después de tres unidades, y S después de 2 unidades. S2 se obtiene después de 8 unidades, C3 después de 9 unidades. Si se obtiene después de 3*i +2 unidades, Ci+ después de 3*i+3 unidades. Para un sumador de 32 bits, S3 se obtiene después de 95 unidades y C32 después de 96 retardos de propagación de una compuerta. Si se hubieran generado las reservas y las sumas en dos niveles, se tiene que tanto las suma como la reserva de salida de la etapa i-ésima se obtienen en 2*i+2 retardos de propagación de una compuerta. Para el caso de 32 bits se tendrán 64 retardos Generador de reserva adelantada. Se desea reducir el número de niveles para propagar la reserva. Se plantea un diseño modular agrupando 4 sumadores completos y generando las reservas (C, C2, C3 y C4) en dos niveles. A continuación se desarrolla, en forma analítica, el diseño lógico: En las ecuaciones de las reservas de los sumadores completos se efectúan los siguientes reemplazos:

12 2 Estructuras de Computadores Digitales Gi = Ai Bi genera reserva de salida independiente de la reserva de entrada. Si Gi es, entonces Ci+ es uno (se genera reserva) Pi = Ai + Bi propaga reserva de entrada hacia la reserva de salida. Si Pi es 0, no se propaga. Se plantean las ecuaciones para las reservas en función de Ai, Bi y Ci. Luego se reemplaza la expresión para C en la expresión para C2; a su vez ésta se reemplaza en la expresión de C3, finalmente se reemplaza esta última en la expresión para C4, resultan: C = A0B0 +A0 C0 +B0C0 = G0 + C0 P0 C2 = AB +A C +BC = G + C P = G + (G0 + C0 P0) P C3 = A2B2 +A2 C2 +B2C2 = G2 + C2 P2 = G2 + (G +(G0 + C0 P0) P) P2 C4 = A3B3 +A3 C3 +B3C3 = G3 + C3 P3 = G3 + (G2 + (G +(G0 + C0 P0) P) P2 )P3 Expresando en función de Gi, Pi y C0 se obtienen: C = G0 + C0 P0 C2 = G + G0 P + C0 P0 P C3 = G2 + G P2 + G0 P P2 + C0 P0 P P2 C4 = G3 + G2 P3 + G P2 P3 + G0 P P2 P3 + C0 P0 P P2 P3 = G + C0 P Nótese la definición de G y P en la última ecuación. Se diseña un módulo que tenga como entradas Gi, Pi, C0 y como salidas: C, C2, C3, G y P. Las ecuaciones anteriores se han integrado en una sola pastilla. Ver Notar que no se genera C4, sino G y P. El esquema siguiente ilustra las entradas y salidas de los cuatro sumadores completos y del circuito generador de reserva adelantada (look-ahead carry generator). Respecto del instante en que se tienen estables las entradas Ai, Bi y C0 se tienen, expresando en unidades de retardo de propagación a través de una compuerta: S0 se obtiene después de 2 unidades. P0 y G0 después de una unidad. C después de 3 unidades. S se obtiene después de 5 unidades (el tiempo de C más los dos niveles del sumador). P y G después de una unidad. C2 después de 3 unidades (lo genera la unidad de adelanto). S2 se obtiene después de 5 unidades. P2 y G2 después de una unidad. C3 después de 3 unidades. S3 se obtiene después de 5 unidades. P3 y G3 después de una unidad. P se obtiene después de dos unidades y G se obtiene después de 3 unidades. C4 se obtiene después de 4 unidades, ya que se genera a partir de G + C0P.

13 Unidad Aritmética 3 Cin A B A2 B2 A3 B3 A0 B0 C0 P0 = A0 B0 () G0 = A0 + B0 C P = A B G = A + B C2 P2 = A2 B2 G2 = A2 + B2 C3 P3 = A3 B3 G3 = A3 + B3 S0 P0 G0 S P G S2 P2 G2 S3 P3 G3 C Generador de reserva por grupos. C = G0 + C0 C2 = G + (G0 + C0 P0) C3 = G2 + (G + (G0 + C0 P0) P ) P2 P = P0 P P2 P3 (2) G = G3 + G2 P3 + G P2 P3 + G0 P P2 P3 3) P G C4 = G3 + (G2 + (G + (G0 + C0 P0) P ) P2 ) P3 C4 = G + C0 P Figura 0.4 Generación de reservas por grupos de a cuatro bits. Un resumen del sumador de 4 bits con un nivel de generación adelantada de las reservas, se muestra a continuación: Ai..i+3 Bi..i+3 Ci Ci+4 P G Si..i Figura 0.5 Tiempos en sumador con propagación agrupada de la reserva.

14 4 Estructuras de Computadores Digitales Los tiempos, medidos en unidades de retardo de una compuerta, son con respecto al instante en que se tienen niveles estables en las entradas Estructuras para sumadores de mayores órdenes. Una posibilidad de construir un sumador mayor es agrupar bloques similares al anterior y propagar la reserva en forma ondulada entre los sumadores completos de 4 bits. Un esquema se muestra a continuación: Se muestran entre paréntesis los retardos hasta señales estables en las salidas, a partir del momento en que se dispone de las entradas: A2.5 B2.5 C2 A8. B8. C8 A4.7 B4.7 C4 A0.3 B0.3 C0 G + C2P(6) G +C8P(2) G +C4P(8) G +C0P(4) C6(6) S2.5(7) C2(2) S8.(3) C8(8) S4.7(9) C4(4) S0.3(5) Figura 0.6 Tiempos en sumador de 6 bits con propagación agrupada de la reserva. Para el n-avo sumador de cuatro bits se tienen 4*n + retardos hasta el resultado de la suma de la etapa n-ava y 4*n retardos hasta la reserva de salida. Con ocho sumadores de cuatro bits, se tienen 33 retardos hasta tener resultado estable en la salida, en un sumador de 32 bits. Otra posibilidad es adelantar la reserva para los cuatro grupos de sumadores de cuatro bits. Esto consiste en generar a partir de C0 y las señales P y G de cada sumador de 4 bits, las reservas C4, C8, C2 y C6, mediante la red combinacional de generación de reservas adelantadas.

15 Unidad Aritmética 5 A2.5 B2.5 C2 A8.. B8.. C8 A4..7 B4..7 C4 A0..3 B0..3 C0 P G S2..5 P G S8.. P G S4..7 P G S PG PG PG PG C0 PG C2 C8 C4 C6 (6) Figura 0.7 Dos niveles de propagación agrupada de la reserva. El sumador de 6 bits con dos niveles de adelanto de reserva puede representarse según el siguiente esquema: En el diagrama se han mantenido los nombres de las entradas y salidas del generador de reservas adelantadas y se han redefinido las reservas de salida como C4, C8, C2 y C6.

16 6 Estructuras de Computadores Digitales Cin A0..A3 B0..B3 A4..A7 B4..B7 A8..A B8..B A2..A5 B2..B5 S0..S3 C0 P0 G0 S4..S7 C4 P G S8..S C8 P2 G C S2..S5 P3 G3 C P0 = P0 P P2 P3 G0 = G3 + G2 P3 + G P2 P3 + G0 P P2 P3 C4 = G0 + C0 P0 P = P4 P5 P6 P7 G = G7 + G6 P7 + G5 P6 P7 + G4 P5 P6 P7 C8 = G + (G0 + C0 P0) P P2 = P8 P9 P0 P G2 = G + G0 P + G9 P0 P + G8 P9 P0 P C2 = G2 + (G + (G0 + C0 P0) P ) P2 P3 = P2 P3 P4 P5 G3 = G5 + G4 P5 + G3 P4 P5 + G2 P3 P4 P5 C6 = G3 + (G2 + (G + (G0 + C0 P0) P ) P2 ) P3 P = P0 P P2 P3 G = G3 + G2 P3 + G P2 P3 + G0 P P2 P3 Figura 0.8 Generación de dos niveles de propagación agrupada de la reserva. Un resumen de los tiempos, para el sumador de 6 bits, con dos niveles de adelanto de la reserva, se muestra a continuación: Ai..i+5 Bi..i+5 Ci Ci+6 P G Si..i Figura 0.9 Tiempos en sumador de 6 bits, con dos niveles de propagación. Si se forma un sumador de 32, con propagación ondulada de la reserva entre los sumadores de 6 bits, se logra:

17 Unidad Aritmética 7 A6..3 B6..3 C6 A0..5 B0..5 C0 C32 P G S6..3 C6 P G S Figura 0.20 Sumador de 32 bits, con dos de 6 bits. La solución anterior logra efectuar la suma en 6 retardos y la reserva de salida en 2. Para un sumador de 32 bits, con un nivel adicional de generación adelantada de las reservas (y empleando parcialmente dicho circuito) se obtiene la suma en 6 y la reserva de salida en 7 retardos; es decir no se requiere agregar un tercer nivel, ya que la operación suma se logra en ambos casos en 6 unidades de retardo de una compuerta. El siguiente esquema ilustra el tercer nivel de generación de reservas adelantadas para un sumador de 64 bits PG PG PG PG C0 C64 P G C48 C32 C Figura 0.2 Sumador de 32 bits, con tres niveles de propagación agrupada. Desde un tiempo de operación suma de 96 ó 64 retardos, se ha logrado reducir el costo de la operación a 6 unidades; agregando redes combinacionales de generación agrupada y adelantada de las reservas. Pueden verse aplicaciones típicas del circuito generador de reservas adelantadas en la hoja de datos.

18 8 Estructuras de Computadores Digitales 0.4. Desplazador combinacional. (shifter). Las operaciones de corrimiento requieren una unidad combinacional para efectuar los desplazamientos. El siguiente es el repertorio MIPS para las instrucciones de corrimiento: El campo inmediato de 5 bits está formado por los bits 0 a 6 de la instrucción, y permite describir corrimientos desde 0 a 3 posiciones. En corrimientos lógicos, a la izquierda o a la derecha se rellenan con ceros las posiciones que se incorporan al registro por la derecha o izquierda respectivamente. En corrimientos aritméticos, sólo a la derecha, se rellenan con el bit del signo las posiciones que se incorporan al registro por la derecha. a) Corrimientos Inmediatos. shift left logical inmediato: sll $t, $t2, 0 Corrimiento lógico a la izquierda, efectúa: $t = $t2 << 0 shift right logical inmediato: srl $t, $t2, 8 Corrimiento lógico a la derecha, efectúa: $t = ((unsigned int) $t2) >> 8 shift right arithmetic inmediato: sra $t,$t2, 5 Corrimiento aritmético a la derecha, efectúa: $t = $t2 >> 5 b) Corrimientos variables(el valor corrimiento se pasa en un registro). shift left logical variable: sllv $t, $t2, $t3 Corrimiento lógico a la izquierda por variable, efectúa: $t = $t2 << $t3. shift right logical variable: srlv $t, $t2, $t3 Corrimiento lógico a la derecha por variable, efectúa: $t = ((unsigned int) $t2) >> $t3. shift right arithmetic variable: srav $t, $t2, $t3 Corrimiento aritmético a la derecha por variable, efectúa: $t = $t2 >> $t3. A continuación se muestra un esquema, empleando mux de dos vías, para desplazar hacia la derecha, empleando redes combinacionales.

19 Unidad Aritmética 9 A7 A6 A5 A4 A3 A2 A A S S S2 R7 R6 R5 R4 R3 R2 R R0 Figura 0.22 Estructura desplazador combinacional con mux 2 a. En el esquema anterior, A corresponde al operando de entrada, S al corrimiento y R al resultado. Todos los mux en un nivel se activan con la misma señal de control. Las entradas activadas con S=, se alimentan de las salidas desplazadas en dos posiciones de los muxes del nivel anterior. Las entradas activadas con S2=, se alimentan de las salidas desplazadas en cuatro posiciones de los muxes del nivel anterior. Si no se activan S0, S y S2, el valor de A0 pasa a R0. Es decir se logra un corrimiento a la derecha de cero posiciones. Si se activan S0, S y S2, el valor de A7 pasa a R0. Es decir se logra un corrimiento a la derecha de siete posiciones. Para desplazar A3 a la posición A0 se requieren cinco niveles de muxes, y cinco señales de control. Cada multiplexor puede diseñarse con dos niveles de compuertas. Si los multiplexores son de 4 vías a uno, puede reducirse el número de niveles y reducir el tiempo de propagación. Se muestra una parte del primer nivel, y solo algunas conexiones del segundo nivel. Cuando las señales de control S3, S2, S y S0 son ceros, se coloca en R0 el valor del bit A0. Cuando las señales de control S3, S2 son ceros y S, S0 son unos, se coloca en R0 el valor del bit A3.

20 20 Estructuras de Computadores Digitales Cuando las señales de control S3, S2, S y S0 son unos, se coloca en R0 el valor del bit A5. A7 A6 A5 A4 A3 A2 A A S S3 Figura 0.23 Estructura desplazador combinacional con mux 4 a. Si se emplean transistores MOS, puede desarrollarse una red que produzca los desplazamientos empleando un número menor de transistores. Se denominan circuitos lógicos de transmisión a aquéllos que conducen los datos de entrada hacia las salidas, de acuerdo a los valores de las señales de control. En estas redes debe cumplirse que: Para cualquier combinación de las entradas de control debe haber a lo menos una vía de conducción entre la entrada y la salida; es decir, un nodo de salida debe ser conducido por alguna entrada, no debe quedar flotando. Nunca debe existir más de una vía conductora entre las entradas y una salida. El siguiente diagrama muestra una red lógica de transmisión, que implementa un desplazador:

21 Unidad Aritmética 2 S3 S2 S S0 R3 R2 A6 R A5 R0 A4 A3 A2 A A0 Figura 0.24 Estructura desplazador con compuertas de transmisión. Sólo una de las entradas de control puede estar activa. Cuando se activa S3, se produce un corrimiento en tres posiciones hacia la derecha.

22 22 Estructuras de Computadores Digitales Índice general. CAPÍTULO UNIDAD ARITMÉTICA DETERMINACIÓN DE ECUACIONES LÓGICAS PARA LAS CONDICIONES O FLAGS Sumador sin signo Sumas y Restas con signo Comparaciones Comparaciones de números sin signo Generación de condiciones ARQUITECTURA DE UNA UNIDAD ARITMÉTICA Para una etapa cualquiera Etapa del bit más significativo Esquema general Modificación para tratar números con signo ANÁLISIS DE UN SUMADOR BINARIO Ecuaciones Sumador con propagación de la reserva Generador de reserva adelantada Estructuras para sumadores de mayores órdenes DESPLAZADOR COMBINACIONAL. (SHIFTER)...8 ÍNDICE GENERAL ÍNDICE DE FIGURAS Índice de figuras. FIGURA 0. SUMAS DE NÚMEROS SIN SIGNO. LARGO FIGURA 0.2 SUMAS DE NÚMEROS CON SIGNO. LARGO FIGURA 0.3 COMPARACIONES DE NÚMEROS CON SIGNO. LARGO FIGURA 0.4 COMPARACIONES DE NÚMEROS SIN SIGNO. LARGO FIGURA 0.5 COMPARACIONES DE NÚMEROS SIN SIGNO. LARGO FIGURA 0.6 GENERACIÓN DE CONDICIONES...5 FIGURA 0.7 ESQUEMA DE UNA ETAPA CUALQUIERA....7 FIGURA 0.8 ESQUEMA DE LA ETAPA MÁS SIGNIFICATIVA...7 FIGURA 0.9 CONEXIÓN DE LAS ETAPAS...8 FIGURA 0.0 CONDICIONES DE NÚMEROS CON Y SIN SIGNO...9 FIGURA 0. TABLA DE VERDAD DE SUMADOR BINARIO....0 FIGURA 0.2 GENERACIÓN DE GI, PI, CI+ Y SI....0 FIGURA 0.3 TIEMPOS EN SUMADOR CON PROPAGACIÓN ONDULADA DE LA RESERVA... FIGURA 0.4 GENERACIÓN DE RESERVAS POR GRUPOS DE A CUATRO BITS....3 FIGURA 0.5 TIEMPOS EN SUMADOR CON PROPAGACIÓN AGRUPADA DE LA RESERVA...3 FIGURA 0.6 TIEMPOS EN SUMADOR DE 6 BITS CON PROPAGACIÓN AGRUPADA DE LA RESERVA....4 FIGURA 0.7 DOS NIVELES DE PROPAGACIÓN AGRUPADA DE LA RESERVA....5 FIGURA 0.8 GENERACIÓN DE DOS NIVELES DE PROPAGACIÓN AGRUPADA DE LA RESERVA...6 FIGURA 0.9 TIEMPOS EN SUMADOR DE 6 BITS, CON DOS NIVELES DE PROPAGACIÓN...6

23 Unidad Aritmética 23 FIGURA 0.20 SUMADOR DE 32 BITS, CON DOS DE 6 BITS... 7 FIGURA 0.2 SUMADOR DE 32 BITS, CON TRES NIVELES DE PROPAGACIÓN AGRUPADA... 7 FIGURA 0.22 ESTRUCTURA DESPLAZADOR COMBINACIONAL CON MUX 2 A FIGURA 0.23 ESTRUCTURA DESPLAZADOR COMBINACIONAL CON MUX 4 A FIGURA 0.24 ESTRUCTURA DESPLAZADOR CON COMPUERTAS DE TRANSMISIÓN.... 2