Tecnología de Computadores

Transcripción

1 Tecnología de Computadores TEMA 4: Caracterización y modelado de dispositivos MOS Curso Grupo de Tecnología a de Computadores. DATSI-FI FI-UPM, Consuelo Gonzalo Martín n (GRUPO 22M)

2 Índice 4.1 Estructura Física 4.2 Características de los dispositivos MOS Curvas y ecuaciones características Modelado de resistencia y capacidad 4.3 El inversor CMOS Función de Transferencia Retardos de propagación Disipación de potencia/velocidad 4.4 Interfaz entre circuitos. Salida Triestado 2

3 Objetivos Entender la estructura y comportamiento de un transistor MOS desde un punto de vista tecnológico. Comenzar a familiarizarse con la representación de dispositivos en formato layout. 3

4 Introducción Clasificación de los dispositivos MOS Estructural nmos: Substrato tipo p, fuente y drenador tipo n pmos: Substrato tipo n, fuente y drenador tipo p Funcional Vaciamiento: el transistor se fabrica con el canal ya formado. Acumulación o enriquecimiento: requiere una adecuada polarización para la formación del canal 4

5 Estructura Física Definición: Dispositivo unipolar, simétrico con una alta impedancia de entrada y controlado por una tensión de entrada Fuente (S) Puerta (G) Drenador (D) Fuente (S) Puerta (G) Drenador (D) N SiO 2 ZONA DEL CANAL N P SiO 2 ZONA DEL CANAL P SUSTRATO P Puerta (G) SUSTRATO N SiO 2 ZONA DEL CANAL 5

6 Estructura Física L layout Puerta W Drenador o fuente CANAL Drenador o fuente 6

7 Polarización (n-mos) S G (+Vgs) n + n + Sustrato p D (+Vds) Ids n MOS Formación del canal Si Vgs > Vt (Transistor en ON ) Si Vgs <Vt (Transistor en OFF o en corte) (Ids=0) donde Vt - Tensión umbral valores típicos: 0,7 0,9 V Símbolo 7

8 Polarización (n-mos) Factores que determinan el valor de Ids: Tensión entre puerta y fuente S G (+Vgs) n + n + (+Vds) D Ids Tensión entre drenador y fuente Tensión entre fuente y substrato Distancia entre fuente y drenador, L Anchura de canal,w Movilidad de los portadores. Tensión umbral que a su vez depende: Sustrato p Material de la puerta Material y espesor del aislante Concentración de impurezas en el canal y en la interface SI-aislante Tensión entre fuente y substrato (efecto cuerpo o substrato) 8

9 Polarización (p-mos) (-Vds) D G (-Vgs) S (+V DD ) Formación del canal -Ids Si Vgs < Vt (Transistor en ON ) p + p + Sustrato n (+V DD ) p MOS Si Vgs >Vt (Transistor en OFF o en corte) (Ids=0) donde Vt - Tensión umbral valores típicos: (-1,1) (-1,3 )V Símbolo 9

10 Características de los dispositivos MOS Zonas de funcionamiento de los dispositivos MOS: Corte Lineal Saturación 10

11 Curvas y ecuaciones (nmos) Reflejan la variación de la corriente Ids en función de la tensión Vds para diferentes valores de Vgs constantes. lineal saturación Vgs 5 >Vgs 4 >Vgs 3 >Vgs 2 >Vgs 1 >Vt Curvas características de los transistores nmos (Figura 2.9 de [Wes.93]) 11

12 Curvas y ecuaciones (nmos) Si V gs < V th (Zona corte) I ds = 0 Si V gs -V th > V ds (Zona lineal) Ids = Vds β ( Vgs Vt) Vds 2 Si V gs -V th < V ds (Zona saturación) o β Ids = [ 2( Vgs Vt) Vds]Vds 2 2 β -factor de ganancia del transistor µε W W W β = = µ Cox = K tox L L L µ - movilidad de los portadores (µ p o µ n ) t ox - espesor de la capa de óxido (SiO 2 ) ε -permitividad del medio (SiO 2 ) W - ancho del canal L - longitud del canal K - factor dependiente del proceso de fabricación W L C ox - relación de aspecto ε = Capacidad de puerta por unidad de tox área 12

13 Zona de corte V gs < V th o V gs >V t y V ds =0 Fuente Puerta Vgs Drenador Vds I ds = 0 n + n + E r G Sustrato p canal n Modelo equivalente: D Vgs<Vt S 13

14 Zona lineal Fuente Puerta Drenador 0< V ds <V gs -V th Vgs Vds Ids β = [ 2( Vgs Vt) Vds]Vds 2 n + n + E r G E r D Vds Ids = β 2 1 [ 2( Vgs Vt) Vds] Sustrato p Vds Ids β 1 [( Vgs Vt) ] = W K L 1 ( Vgs Vt) = cte 14

15 Zona lineal Modelo equivalente: R L 1 W K( Vgs Vt) = cte Rn o Rp D S R 5 <R 4 <R 3 15

16 Zona de saturación Vds 0< V ds > V gs -V th Fuente Vgs-Vt Drenador Vds o Ids β = [ 2( Vgs Vt) Vds]Vds 2 n + E r E r n + G D Sustrato p Ids = β 2 β ( Vgs Vt) = Vds Isat Canal estrangulado o pinch-off K W Ids( sat) = λ 2 L Ids cte. = 2 ( Vgs Vt) ( 1+ Vds) cte Isat λ - factor de modulación del canal (0,02-0,005) 16

17 Zona de saturación Modelo equivalente: Ids cte. = Isat Ids=Isat D S Fuente de corriente 17

18 Ecuaciones de de un un transistor nmos nmos Zona de corte Vgs<Vt Ids = 0 Zona lineal Vgs>Vt Vds < (Vgs-Vt) Ids µ ncox W = [ 2( Vgs Vt) Vds]Vds 2 L Zona de saturación Vgs>Vt µ C 2 W L n ox 2 Vds > (Vgs-Vt) Ids( sat) = ( Vgs Vt) ( 1+ λvds) 18

19 Ecuaciones de de un un transistor pmos pmos Zona de corte Vgs>Vt Ids = 0 Zona lineal Vgs<Vt Vds > (Vgs-Vt) Ids µ pcox W = [ 2( Vgs Vt) Vds]Vds 2 L Zona de saturación Vgs<Vt µ C 2 W L p ox 2 Vds < (Vgs-Vt) Ids( sat) = ( Vgs Vt) ( 1+ λvds) 19

20 Modos Modos de de funcionamiento de de un un transistor MOS MOS nmos pmos Modelo eléctrico equivalente Zona de corte (0<Vgs<Vt) (0>Vgs>Vt) Vgs<Vt Rn o Rp Zona lineal Vds < (Vgs-Vt) Vds > (Vgs-Vt) D S Ids =Isat Zona de saturación Vds > (Vgs-Vt) Vds < (Vgs-Vt) D S 20

21 Tensión umbral (Efecto de sustrato) La tensión umbral Vt en un transistor MOS no es constante y depende de la diferencia de voltaje entre el sustrato y la fuente del transistor Vsb. A este hecho se le conoce como como efecto de polarización del sustrato o efecto de sustrato La expresión utilizada para reflejar esta dependencia entre Vt y Vsb, es como sigue: V t = V to [ ( ) ] 2φ + V φ + γ 2 b sb b donde: V sb diferencia de tensión entre fuente y sustrato V to γ tensión umbral del transistor cuando V constante que refleja el efecto de polarización del sustrato sb = 0 φ b = kt ln q N n i A (valores típicos: 0,4 V 0.5 ) potencial del sustrato 21

22 N A n i Tensión umbral (cont.) 16 3 densidad de portadores en el sustrato (semiconductor dopado) ( 10 cm ) 10 3 densidad de portadores en el semiconductor intrínseco ( 10 cm ) En el programa de simulación de circuitos SPICE (Simulation Program with Integrated Circuit Emphasis) estos parámetros reciben la siguiente denominación: parámetro γ SPICE (denominación) GAMMA Unidades V 0.5 Valores típicos (1 µm) nmos pmos 0,4 0, 4 V to VTO V 0,7-1,1 N A NSUB cm -3 2x x10 16 φ s = 2φ b PHI V 0,37 0,36 22

23 Capacidades en los transistores MOS S G D Transistor nmos poli x j oxido x j Se forma una capacidad: - cuando hay estructuras L D L D (conductor aislante semiconductor) Canal L p - uniones PN Substrato o bulk L D difusión lateral x j profundidad de difusión, anchura de las islas 23

24 Capacidades en los transistores MOS S G D Capacidades asociadas a la puerta C GC - Capacidad puerta canal (poli-oxidocanal) C GC C CB - Capacidad canal substrato (BULK). Unión N (canal) P (bulk) C CB Canal L p Substrato o bulk 24

25 Capacidades en los transistores MOS S G D Capacidades asociadas al solapamiento C GSO - Capacidad puerta fuente solapamiento (poli-oxido-isleta) C GSO C GC C GDO C GDO - Capacidad puerta drenador solapamiento (poli-oxido-isleta) C CB p Substrato o bulk 25

26 Capacidades en los transistores MOS S G D Capacidades asociadas a los drenadores y fuentes C SB - Capacidad fuente (N) substrato (P) C GSO C GC C GDO C DB - Capacidad drenador (N) substrato (P) C SL C SB C CB C DB C DL p C SL - Capacidad fuente (N) substrato (P) Lateral C DL - Capacidad drenador (N) substrato (P) Lateral Substrato o bulk 26

27 Capacidades en los transistores MOS S G D A efectos de cómputo, se supone todas las capacidades originadas por uniones PN, englobadas en una zona deflexión C SL C DL C GSO C GC C GDO C SB C CB C DB p Calculo aproximado de la capacidad de puerta Substrato o bulk Cg = C GC + C GSO + C GDO C GC = C ox L W - 2 C ox L D W C ox L W Suponiendo que las dos difusiones laterales son iguales C GDO = C GDO = C ox L D W y de valor despreciable frente a Cg C = capacidad del oxido por unidad de área (C ox ) x area ( L W) C ox = Capacidad/area = ε ox (permitividad del oxido)/ T ox (anchura del oxido) 27

28 Modelo de resistencia-capacidad Puerta (G) Drenador (D) C ox L W Resistencia de canal Rn o Rp Substrato Fuente (S) T ox L 1 n L R 1 n n µ n ε ox W n (V GS -V TH ) µ n C ox W n V DD V GS -V TH V DD R p T ox L p 1 µ p ε ox W p (V GS -V TH ) L p 1 µ p C ox W p V DD La movilidad de los electrones es entre 2,5 a 3 veces la movilidad de los huecos µ n = 2,5 µ p 28

29 R L/C ox W L = 1 C C ox LW Puerta W = 2 Drenador o fuente CANAL Drenador o fuente layout R tiene un valor proporcional a 1/2 L = 2 C tiene un valor proporcional a 2 W = 4 R tiene un valor proporcional a 1/2 C tiene un valor proporcional a 8 29

30 El inversor CMOS V DD V I 0 V V O V DD GND 30

31 El inversor CMOS V DD V DD 0 ON OFF GND 1 GND 1 V DD V DD V DD 0 V I V O ON ON V DD GND V DD GND GND 1 OFF ON 0 0 GND GND 31

32 Función de Transferencia, diferencia entre un caso ideal y real Caso real Caso ideal 32

33 Función de transferencia V OH Atenuación dv S /dv E = -1 Amplificación V OL V IL V IH dv S /dv E = -1 Atenuación 33

34 V entrada Niveles de ruido V salida V OH V IH V IL V OH V IH = NM H Región de transición V OL V IL = NM L V OL Conexión Conexión V OH V OL V IL V OH V IH V OL ruido ruido 34

35 Función de transferencia V O V OH p ON n OFF V I V DD GND TRANSISTOR P ON; V GB = V I -V DD < V TH p TRANSISTOR N ON ; V GB = V I > V TH n p ON n ON Transistor p ON V I < V DD +V TH p Transistor n ON V I > V TH n p OFF n ON V OL V TH n V DD+ V TH p V I 35

36 Condiciones para determinar las tensiones y zonas de funcionamiento V ent V GSP V GSN d s s V dd - I dp I dn V dsp + V dsn = V sal - 0 V Los dos transistores están en serie, por tanto sus corrientes tienen que ser iguales, dado que sus drenadores están unidos: I dp = - I dn Teniendo en cuenta las referencias de los substratos, las tensiones de puerta: V GSP = V ent -V dd V dsp V dsn = V sal V dd V GSN = V ent - 0 = V ent Las tensiones en los drenadores: V dsp = V sal - V dd V dsn = V dsp + V dd =V sal 36

37 Estudio de las regiones: V ent < V tn (Región A) A Condiciones: V ent < V tn 0,6 V salida = V OH = V dd = 5 V tp = -1 Transistor N cortado I dp, I dn = 0 Transistor P V ent (0,6) Vdd (5) - V tp < 0 transistor activo ON V tn V ent (0,6) Vdd (5) - V tp < V salida (5) V dd (5) Transistor P en zona lineal

38 Estudio de las regiones: V tn <V ent < V IL (Región B) Condiciones: B V ent = V GSN 1,75 V V salida = V DSN V 4,75V OH V tn 0,6 V V tp = -1 Transistor N V ent > V tn (activo ON) V GSN (1,75) - V tn ( 0,6 ) < V DSN (4,75) SATURADO Transistor P V ent (1,7) Vdd (5) - V tp < 0 (activo ON) V IL V ent (1,75) Vdd (5) - V tp < V salida (4,75) V dd (5) ZONA LINEAL

39 Calculo de V IL β n [V GSN V tn ] 2 = β p [2(V GSP V tp ) V DSP V DSP2 ] 2 2 I dp β n [V ent V tn ] 2 = β p [2(V ent -V dd V tp ) (V sal -V dd ) (V sal -V dd ) 2 ] 2 2 La pendiente es 1 d V sal = -1 V IL = V ent I dn d V ent β p V IL = 2 V sal + V tp V dd + β n / V tn V sal 1 + β n / β p β R = β n / β p 39

40 Estudio de las regiones: V ent V sal (Región C) Condiciones: V ent = V 2,6 V GSN V salida = V DSN V 2,5V OH V tn 0,6 V V tp = -1 C Transistor N V ent > V tn (activo ON) V GSN (2,6) - V tn ( 0,6 ) < V (2,5) DSN SATURADO Transistor P V ent (2,6) Vdd (5) - V tp < 0 transistor activo ON V ent (2,6) Vdd (5) - V tp > V salida (2,5) V dd (5) SATURADO

41 Calculo de V sal = V in = V inversion (idealmente V dd/2 ) β n [V GSN V tn ] 2 = β p [V GSP V tp ] I dp β n [V ent V tn ]2 = β p [(V ent -V dd V tp )2 2 2 I dn β R = β n / β p V sal V inversion = β R V tn + V tp + V dd 1 + β R 41

42 Estudio de las regiones: V inv <V ent < V IH (Región D) Condiciones: V ent = V GSN 3,5V D V salida = V DSN V OH 0,3 V V tn 0,6 V V tp = -1 Transistor N V ent > V tn (activo ON) V GSN (3,5) - V tn ( 0,6 ) > V (2,5) DSN LINEAL Transistor P V IH V ent (3,5) Vdd (5) - V tp < 0 transistor activo ON V ent (3,2) Vdd (5) - V tp > V salida (0,3) V dd (5) SATURACION

43 Calculo de V IH β p [V GSP V tp ] 2 = β n [2(V GSN V tn ) V DSN V DSN2 ] 2 2 I dp β p [V ent V dd -V tp ] 2 = β n [2(V ent V tn ) V sal V sal 2 ] 2 2 La pendiente es 1 d V sal = -1 V IH = V in I dn V sal VIH = βr d V ent (2 Vsal + Vtn ) + Vdd + Vtp 1 + β R β R = β n / β p 43

44 Estudio de las regiones: V ent > V dd + V tp (Región E) Condiciones: V ent = V 4,2 V GSN V salida = V DSN V 0 V OH E V tn 0,6 V V tp = -1 Transistor N V ent > V tn (activo ON) V GSN (4,2) - V tn ( 0,6 ) > V (0) DSN LINEAL Transistor P V ent (4,2) Vdd (5) - V tp (-1) > 0 CORTADO V dd + V tp Transistor N cortado I dp, I dn = 0

45 Región V ent Resumen modos de operación V sal nmos pmos A < V TN V OH cortado lineal B V IL alto V OH saturación lineal C V inversion V inversion = V dd /2 saturación saturación D V IH bajo V OL lineal saturación E > (V dd + V TP ) V OL lineal corte 45

46 Influencia de β R = β n / β p en la función de transferencia Sin el inversor es simétrico β β n / p = 1 V TN = - V TP β = µε W/ L t ox = µ C ox (W/L) β β n / p = µ n C ox (W/L) n µ p C ox (W/L) p Suponiendo que C ox es igual para ambos transistores y µ p 2,5 µ p 2,5 (W/L) (W/L) n p 46

47 Retardos de propagación TIEMPO QUE TRANSCURRE DESDE QUE UNA TRANSICION EN LA ENTRADA PRODUCE UNA TRANSICION EN LA SALIDA Fuente (S) Puerta (G) Sustrato Puerta (G) Puerta (G) Drenador (D) Sustrato (B) Sustrato (B) Fuente (S) Elemento Capacitivo Fuente Drenador Elemento Resistivo Tiempo de retardo Kτ K R C 47

48 Retardos de propagación V DD V DD R p 1 CARGA CICLO 1 CARGA C L DESCARGA C L R n C L 2 DESCARGA 48

49 Retardos de propagación 50% 50% t phl 50% t plh 50% t phl : tiempo de retardo de alto a bajo t plh : tiempo de retardo de bajo a alto t pdmedio t pd : (t phl + t plh ) / 2 t pdmax t pd : el mayor entre t plh y t phl 49

50 El inversor CMOS. Retardos de propagación Visión puerta-substrato S p VDD V DD N P VDD G p D p P C p v S v e V S ve ve ve G n D n P C n 0V P P 0V 0V C p +C n S n 50

51 El inversor CMOS. Retardos de propagación Visión drenador-fuente S p Si conduce solo P V DD R p D p v S R n D n Ve 0V S n Si conduce solo N Como se ha analizado al estudiar la función de transferencia del inversor, los dos transistores no suelen estar en la zona lineal simultáneamente

52 El inversor CMOS. Retardos de propagación Entrada 0 V- Salida V DD - Conduce el transistor P VDD S p V DD vs D p R p Cp VDD Cn V s = V c e 0V τ c = R p (C p + C n ) = R p C L Tiempo de retardo (t plh ) 4 τ c

53 El inversor CMOS. Retardos de propagación Entrada V DD - Salida 0V Conduce el transistor N VDD Cp VDD vs D n R n Cn V s = V c e 0V S n 0V τ d = R n (C p + C n ) = R n C L Tiempo de retardo (t phl ) 4 τ d 53

54 El inversor CMOS. Retardos de propagación v V DD v e V DD V DD /2 0V t=0 t=t 0 0 t 0 t 54

55 Tiempos de retardo para una capacidad de carga de 0,01pF 55

56 Tiempos de retardo para una capacidad de carga de 0,02pF 56

57 Tiempos de retardo para una capacidad de carga de 0,1 pf 57

58 Tiempos de retardo para una capacidad de carga de 0,5 pf 58

59 Disipación de potencia POTENCIA POTENCIA ESTATICA POTENCIA DINAMICA - Salida estable - En transiciones 59

60 Disipación de potencia GND POTENCIA ESTATICA G G N N P P V DD P N I D =0 I diodo = I 0 (e qv / KT -1) P E ΣI fugas V DD N 1 60

61 Disipación de potencia GND POTENCIA ESTATICA G G N N P P V DD P N Si se considera que la corriente de fugas por transistor a temperatura ambiente esta comprendida entre 0,1 a 0,5 na. Un inversor funcionando a 5V, disiparía entre: 2 2 P E Σ 0,1 na 5 V = 1 nw 1 P E Σ 0,5 na 5 V = 5 nw 1 61

62 Disipación de potencia POTENCIA DINAMICA V DD CICLO CARGA CARGA pmos Q=C L V DD 2 DESCARGA C L ENERGIA DISIPADA POR CICLO POTENCIA DISIPADA E=C L V DD 2 P=C L V DD2 f 62

63 + I dn (t) I dn + T/2 T 1 P media = 1 I dn (t) V cn (t) dt + I dp (t) V cp (t) dt T T 0 T/2 Vcn(t) Transistor N: I dn (t) = - C dv c /dt V cn (t) = V c (t) Transistor P: I dp (t) = C dv c /dt V cp (t) = V dd -Vc(t) V dd I dp (t) V R dd T/2 p 1 P media = - C dv c /dt V c (t) dt + T 0 Vcp(t) T 1 + C dv c /dt (V dd -Vc(t)) dt T T/2 63

64 T/2 1 P media = - C V c (t) dv c T 0 T 1 + C (V dd - Vc (t)) dv c T T/2 Teniendo en cuenta que el termino diferencial ha cambiado,habrá que redefinir los limites de la integral en términos de la V c Límites para N: Valor inicial V c = V dd y valor final V c = 0 (descarga) Limites para P Valor inicial V c = 0 y valor final V c = V dd (carga) 0 P media = 1 - C V c (t) dv c T V dd 0 V dd + 1 C (V dd - Vc (t)) dv c T 0 V dd P media = C/T [(- V 2 c /2) + (V dd V c -V 2 dd/2 ) ] = V 2 dd C/T = V 2 dd C f V dd 0 V dd 0 Dado que C = C ox LW, tanto la reducción de las dimensione como la tensión de polarización contribuyen a disminuir el consumo 64

65 Bibliografía básica: [Rab.96] J. M. Rabaey, Digital Integrated Circuits: A Design Perspective, Prentice-Hall, Manual de usuario de la herramienta Microwind2 (E.Sicard) Bibliografía complementaria: [Kan.99] S-M, Kang/Y. Leblebici, CMOS Digital Integrated Circuits: Analysis and Design, McGraw-Hill, 2ª Ed., 1999 [Wes.93] N. Weste/K. Eshraghian, Principles of CMOS VLSI Design: A Systems Perspective, Addison-Wesley, 2ª Ed.,