Universidad de Alcalá

Universidad de Alcalá Departamento de Electrónica ASPECTOS GENERALES SOBRE FAMILIAS LÓGICAS. FAMILIAS LÓGICAS CMOS, DE BAJA TENSIÓN Y TTL Circuitos Electrónicos Ingeniería de Telecomunicación Manuel Mazo Quintas Octubre de 2002

3. Aspectos generales sobre familias lógicas. Familias lógicas CMOS, de baja tensión y TTL La búsqueda de circuitos electrónicos digitales con mayores prestaciones (menor consumo, mayor velocidad de conmutación, etc.) ha dado lugar a una creciente evolución de las tecnologías de fabricación y, con ello, diferentes alternativas de realización, lo que se conoce como familias lógicas (y, dentro de ellas, diferentes subfamilias). Cada una de estas familias presenta unas características estáticas y dinámicas diferentes. Por otra parte, el ritmo de evolución de las tecnologías hace que en un determinado periodo de tiempo sean varias las familias lógicas que estén presentes en el mercado, unas con mayor protagonismo que otras en función de sus características (evidentemente las tecnologías más recientes suelen ser las que ofrecen mayores prestaciones). El objetivo de este punto, una vez que ya se han visto las características más importantes que definen el comportamiento de los circuitos digitales, es presentar algunas de las realizaciones prácticas básicas de este tipo de dispositivos (lo que se conoce como puertas lógicas) utilizando transistores bipolares y unipolares (por circuitos básicos entendemos, inversores, puertas OR, NOR, AND, NAND, etc.). Indicar que las diferentes tecnologías de realización de circuitos digitales dan lugar, en la práctica, a grupos de circuitos digitales conocidos como familias lógicas. Cada una de las familias lógicas presenta unas determinadas características, y en función de las necesidades del sistema electrónico a diseñar, unas tendrán ventajas e inconvenientes frente a las otras. Con carácter general, se puede decir que las tecnologías buscan reducir el consumo y aumentar la velocidad de conmutación, ya que son éstos dos de los aspectos más importantes en el diseño de sistemas digitales. Potencia y velocidad de conmutación son dos parámetros que siempre están reñidos. Esto es, si un circuito tiene alta velocidad tendrá un alto consumo, y viceversa. Dentro de las diferentes familias lógicas, el estudio se va a centrar en las familias CMOS, baja tensión y TTL, si bien a esta última solamente se hará una breve referencia, ya que es una tecnología en clara desaparición en favor de las familia CMOS y de baja tensión. En cualquier caso, nuestro estudio se va a limitar a indicar únicamente los aspectos más relevantes de cada una de las familias lógicas. En concreto se indicarán las características estáticas de entrada y salida (niveles de tensión de entrada y salida, y corrientes de entrada y salida) y las particularidades de las entradas y salidas de cada una de las familias. La rápida evolución de la tecnología hace que determinadas familias queden obsoletas en pocos años. Esto hace que dentro de una determinada familia surjan nuevas subfamilias que complementan o mejoran las versiones precedentes, incluso a veces sustituyéndolas. Aunque no entra dentro de los objetivos de este libro un estudio detallado de todas estas tecnologías, en la figura 20 se muestra la tendencia, en lo que a uso se refiere, de las diferentes tecnologías. En ella se puede ver que la tecnología CMOS es la más utilizada (ya en la actualidad, y mucho más en el futuro) y dentro de esta tecnología las familias de baja tensión. -2- Manuel Mazo Quintas

Figura 20. Evolución de las familias lógicas Leyenda: TTL. Lógica de transistor-transistor. S. TTL con circuitos Schottky. LS. TTL con Schottky y bajo consumo. AS. TTL con Schottky mejorada. ALS. Versión mejorada de LS. F. TTL de alta velocidad. 4000. Serie 4000 de CMOS. HC. CMOS de alta velocidad. ABT. Tecnología BiCMOS avanzada. LVT. Tecnología BiCMOS de baja tensión. LV. Baja tensión. LVC. CMOS de baja tensión. ALVC. CMOS de baja tensión mejorada. ALVT. Tecnología BiCMOS de baja tensión mejorada. AHC. CMOS de alta velocidad mejorada. AVC. CMOS de muy baja tensión mejorada. En la figura 21 se muestra la posición relativa de las diferentes familias lógicas en función de los tiempos de propagación y las impedancias de salida. -3- Manuel Mazo Quintas

Figura 21. Clasificación de las diferentes familias lógicas en función del tiempo de propagación e impedancia de salida. 3.1. Familia CMOS Con carácter general se puede decir que los circuitos integrados digitales MOS surgen, en principio, por la necesidad de reducir el consumo de los circuitos digitales. Los circuitos digitales CMOS (MOS complementarios) están construidos a partir de transistores MOS de acumulación de canales n y p (de ahí el nombre de complementarios). Como características más destacables de los circuitos digitales diseñados con tecnología CMOS son: Bajo consumo en régimen estático. Esto es, cuando un circuito CMOS mantiene un nivel fijo (H ó L) en sus salidas y entradas, la potencia disipada es prácticamente nula (unos 10nW/puerta). Los márgenes de ruido son superiores a los de las familias TTL (para la misma tensión de alimentación), siendo éstos del orden del 45% de la tensión de alimentación (MRL=MRH = 0.45AV DD ). -4- Manuel Mazo Quintas

Dentro de las familias CMOS existen diferentes subfamilias, siendo las diferencias más significativas entre ellas las de velocidad de conmutación, corrientes de salida y tensiones de alimentación. Es de destacar que dentro de las familias CMOS hay subfamilias que pueden funcionar con diferentes tensiones de alimentación. La tensión de alimentación más frecuente es 5V, pero existen subfamilias como la HC, AHC y AC que pueden funcionar con tensiones inferiores (así, por ejemplo, la familia HC puede funcionar con tensiones de hasta 2.0V y la AC hasta 3.0V. desde los 2V a 3.7 V) y otras que pueden funcionar a 15V). Dentro de las subfamilias CMOS se pueden citar: 4000A, 4000B y UB, 74/54C, HCMOS, HCTMOS, HCUMOS, FACT, AC, etc. Los consumos de las diferentes familias CMOS, para la misma frecuencia de conmutación y tensión de alimentación, son similares. En este apartado se van a presentar algunas realizaciones de puertas básicas de circuitos CMOS, en concreto de un inversor, una puerta NAND y otra NOR. A partir del circuito inversor se van a deducir las características estáticas y dinámicas de los circuitos CMOS. Estas características se pueden hacer extensivas a otros tipos de puertas lógicas o sistemas más complejos. 3.1.1. Inversor CMOS En la figura 22 se muestra el inversor CMOS básico. Sobre este circuito se van a realizar dos tipos de estudios: uno desde el punto de vista de funcionamiento estático, que permitirá obtener las características de transferencia estática (con los niveles de tensión más significativos: V OH, V OL, V ILmáx, V IHmín ) y otro desde el punto de vista de funcionamiento dinámico, con el objetivo de estimar los tiempos de propagación y la potencia disipada. Conclusiones similares a las obtenidas para este circuito inversor se pueden obtener para otros tipos de circuitos (puertas AND, NAND, NOR, OR, etc.). Características estáticas Para obtener las características estáticas de este circuito se va a suponer que los transistores, en régimen estático, funcionan o bien en la región óhmica o de corte. Evidentemente en la conmutación entre estos dos estados pasarán por la región activa (saturación). Antes de entrar en el estudio de los circuitos se va a hacer referencia a la nomenclatura que se utilizará para representar, de forma simplificada, los circuitos equivalentes para los distintos estados de los transistores. De forma general, se van a representar los transistores entre drenador y fuente por una resistencia R DSON en serie con un interruptor. Cuando este interruptor esté cerrado significará que el transistor está conduciendo (entre drenador y fuente se comporta como una resistencia de valor R DSON ) y cuando el interruptor esté abierto significará que el transistor está cortado (entre drenador y fuente se comporta como un circuito abierto). Las variables lógicas de entrada se representarán por letras (a, b, c,...) y la salida por otra letra (F, en nuestros ejemplos). Al lado de cada interruptor se ubicará una letra (variable de entrada) que se corresponderá con el nivel lógico de la tensión aplicada a la puerta del transistor (ver figura 22). Si esta letra aparece complementada (lleva sombrero, en la figura 22, a ), será indicativo de que el interruptor se cierra (transistor conduce) cuando a su entrada se aplique un nivel bajo de tensión. Si la letra está sin sombrero (a) será indicativo de que el transistor conduce cuando en su entrada se aplique un nivel alto. En la figura 22 se resume todo esto. -5- Manuel Mazo Quintas

a a a = L interruptor cerrado a = H interruptor abierto a = H interruptor cerrado a = L interruptor abierto Figura 22. (a) Inversor CMOS básico, y (b) circuito equivalente en conmutación. Para el análisis del circuito inversor CMOS vamos a utilizar el circuito de la figura 23 (el mismo que el de la figura 22) donde se indican las diferentes tensiones en los terminales de los transistores y las tensiones de entrada y salida. Llamando v GSN y v GSP a las tensiones entre puerta y fuente de los transistores canal N y P, respectivamente, y v DSN y v DSP a las tensiones entre drenador y fuente, se cumple: v = v V ; v = v ; v = v V ; v = v GSP I DD GSN I DSP 0 DD DSN 0 <14> Si los dos niveles de tensión de entrada, v I, los denominamos: V IH (tensión de entrada de nivel alto) y V IL (tensión de entrada de nivel bajo), y V TN y V TP a las tensiones umbrales, se deben cumplir las siguientes condiciones para los dos valores de v I : v I = V IH : Q P cortado, Q N conduciendo en la región óhmica. Para ello se deben cumplir las siguientes condiciones: VGSN = VIH > VTN QP: VGSP = VIH VDD > VTP; Q N <15> VDSN = v0 VIH VTN Es evidente que en este caso el interruptor de la parte superior (figura 23. b) está abierto y el de la parte inferior cerrado, y dado que I D =0, la tensión de salida será cero (v 0 = V OL =I D.R DSON =0V) y en consecuencia V DSN #V GSN -V TN que es la condición de funcionamiento en la región óhmica. v I = V IL : Q P conduciendo en óhmica, Q N cortado. En este caso las condiciones a cumplir son: V = V V < V v0 V = V V V V Q P GSP IL DD TP DD DSP IL DD TP ; Q : V = V < V ; <16> N GSN IL TN -6- Manuel Mazo Quintas

En esta situación, el interruptor de la parte superior (figura 23.b) está cerrado y el de la parte inferior abierto. Como, de nuevo, I D =0 la tensión de salida será V DD ya que v 0 = - I D.R DSON +V DD =V DD, y en consecuencia V DSP =v 0 -V DD =0$V GSP -V TP que es la condición de funcionamiento en la región óhmica. a a Figura 23. (a) Inversor CMOS, (b) circuito equivalente en conmutación, (c) tabla de verdad. Esto quiere decir que para v I =V IH entonces v 0 = V OL = 0V, y para v I =V IL entonces v 0 =V OH = V DD. Se trata, por tanto, de un circuito inversor, y su tabla de verdad se muestra en la misma figura 23 c. Para obtener la función de transferencia del inversor CMOS solamente hay que ver cómo se produce la conmutación entre los dos estados de salida. En primer lugar se muestra la transición de v 0 = V OL a v 0 =V OH. Para ello se va a suponer que v I varía desde v I = 0V hasta v I = V DD. Para v I =0V, ya se ha demostrado que Q P conduce en la región óhmica y Q N está cortado. En estas condiciones, por tanto, si se aumenta la tensión de entrada v I, llegará un momento en el que Q N empezará a conducir y lógicamente lo empezará a hacer en la región activa, mientras que Q P puede, bajo ciertas condiciones, seguir en la región óhmica. Para ello basta que se cumplan las siguientes condiciones: cuando Q N empiece a conducir v I =V TN y la tensión v 0 = V DSN seguirá siendo prácticamente V DD, por tanto, las condiciones para Q N son: v I =V GSN =V TN <V DD, y V DSN =v 0 = V DD >V GS -V TN lo que hace que esté en activa; las condiciones para Q P son: V GSP =V TN -V DD y como V DSP =v 0 -V DD.0, para que Q P siga en óhmica se deberá cumplir V DSP =0>V TN -V DD -V TP. Bajo estos supuestos, por tanto, cuando Q P esté en óhmica y Q N esté en activa, se cumple (téngase presente que I DN =I DP ): k P k N vi VTP VDD vo VDD vo vi VTN 2 2 2 2 [ ( )( ) ] = [ ] <17> 2-7- Manuel Mazo Quintas

Como el valor de V ILmáx se considera el valor de v I para el cual se cumple suponiendo que k P = k N =k, y -V TP = V TN =V T, a partir de <17> se obtiene: dvo dv = 1, y I dv dv O I v V v + V = v + V v O DD I T I T O V = 1 vo = vi + 2 DD <18> Sustituyendo el valor de v O, dado por <18>, en la ecuación <17> se obtiene: 1 vi = VDD + VT 8 [ 3 2 ] <19> Por tanto, 1 VIL máx = VDD + VT 8 [ 3 2 ] <20> De forma similar se puede proceder para el caso en que Q N esté en la región óhmica y Q P en corte. Si la tensión de entrada se disminuye llegará un momento en que Q P empiece a conducir en la región de saturación y Q N seguirá en óhmica. En este caso se cumple: k N k P vi VTN vo vo vi VDD VTP 2 2 2 2 [ ( ) ] = [ ] <21> 2 Suponiendo de nuevo que k P = k N =k y -V TP = V TN =V T, y teniendo en cuenta que el valor de V IHmín dvo es aquel para el cual se cumple dv = 1, de la ecuación <21> se obtiene: I dv dv O I v + V v + V = v V v O DD I T I T O V = 1 vo = vi 2 DD <22> y sustituyendo el valor de v O en <21> se obtiene: 1 vi = [5 VDD 2VT] <23> 8 siendo, por tanto: 1 VIH mín = VDD VT 8 [ 5 2 ] <24> Si se supone que las tensiones de salida de nivel alto y bajo son aproximadamente: V V OH OL = V DD = 0V los márgenes de ruido de nivel bajo y alto son: 1 MRH = VOH VIH mín = VDD VDD VT = VDD + VT 8 5 2 1 [ ] [ 8 3 2 ] 1 MRL = VIL máx VOL = VDD + VT = VDD + VT 8 3 2 0 1 [ ] [ 8 3 2 ] <25> -8- Manuel Mazo Quintas

Que como se puede ver MRL=MRH; y éstos crecen con la tensión de alimentación. Disipación de potencia Como ya se ha puesto de manifiesto en los circuitos CMOS analizados (ver figura 23), la corriente por la fuente de alimentación en régimen estático es nula (para cualquiera de los estados lógicos del circuito siempre hay un circuito abierto entre V DD y masa). Esto quiere decir que la potencia consumida en régimen estático por los circuitos CMOS también es prácticamente nula (del orden de los nw debido a las corrientes de fugas). Sin embargo sí que se produce un consumo de potencia en las conmutaciones entre los diferentes estados. Ello es debido a la presencia en la salida de los circuitos de capacidades parásitas. Para obtener la expresión de la potencia consumida por un circuito CMOS, se va a utilizar de nuevo un inversor, y se va a suponer que todas las capacidades de salida (su propia capacidad de salida, C O, y las de entradas, C I, de las puertas que se conecten a éste) se engloban dentro de una capacidad que llamaremos C. En la figura 24.a se muestra el circuito que se va a utilizar para el estudio. Figura 24.(a) Circuito inversor CMOS, (b) circuito equivalente cuando a la entrada hay un nivel bajo, (c) circuito equivalente cuando a la entrada hay un nivel alto (d) señales de entrada y salida. Es evidente que si a la entrada del inversor se aplica un nivel bajo (v I =V IL ) el circuito equivalente del inversor será el mostrado en la figura 24.b, donde Q P conduce, ya que suponemos que V GS =V IL -V DD < V TP, (es evidente que dependiendo de la evolución de v 0, Q P conducirá en activa -9- Manuel Mazo Quintas

y óhmica, ya que si inicialmente C esta descargado V DSQP = -V DD, y cuando C esté cargado a V DD, entonces V DSQP =0V). Al conducir Q p el condensador tiende a cargarse a V DD a través de la corriente i CC (si el condensador partió de 0V la carga se realizara de la forma indicada en la figura 24.d en el intervalo de tiempo 0 #t# T 1 ). Por tanto, durante T 1 sí que existe corriente por V DD ; la energía entregada por la batería durante el intervalo de tiempo T 1 parte se disipa en Q p y parte se almacena en la capacidad C. Para v I =V IH el circuito equivalente es el que se muestra en al figura 24.c (donde Q N conducirá inicialmente en activa (ya que C está cargado inicialmente a V DD ) y a medida que se va descargando su V DS =v O va disminuyendo, y habrá, por tanto, un instante en el que Q P entre en óhmica). Lógicamente en este caso no existe corriente por V DD (la energía almacenada en C 0 se disipa en Q N. Dado que la potencia entregada por la batería (que lógicamente coincide con la disipada por el circuito) viene dada por: 1 T P = i V dt T CC DD 0. <26> donde T es el periodo de la señal de entrada (T= T 1 +T 2 ). Como solamente existe corriente durante el intervalo T 1, la expresión anterior se puede escribir: 1 T1 P = i V dt T CC DD 0. <27> y teniendo en cuenta que la corriente i CC viene dada por: i C dv dt CC = 0 <28> sustituyendo este valor en <27> se obtiene: 1 T P i V dt V C dv 1 1 T1 T T dt dt T V C V 0 1 DD dv 1 2 2 = CC. DD = DD. = DD = CV DD = f CV <29> 0 0 0 0 DD T Como se puede comprobar la potencia consumida por un circuito CMOS es directamente proporcional a la frecuencia de conmutación (f) a la capacidad de salida (C) y a V 2 DD. Tiempos de propagación Para determinar los tiempos de conmutación se puede utilizar, de nuevo el circuito de la figura 24. El tiempo que transcurre desde que se aplica a la entrada un nivel bajo (t=0 + ) hasta que la salida alcance el 50%V DD será t plh. Suponiendo que en t=0 +, v 0 =0, para obtener t plh se deben seguir los siguientes pasos: -10- Manuel Mazo Quintas

1) Inicialmente Q en activa: C dv k P P = ( VIL VDD VTp ) dt 2 igualando v V = V V V se obtiene t 0 2 0 DD IL DD TP 1 0 2) Apartirdet1 Q en : C dv P Ω = kp[( VIL VDD VTp )( v0 VDD ) dt igualando v = 05.. V se obtiene t 0 DD plh 2 ( v0 VDD ) ] 2 como se puede ver obtener el valor de t phl requiere la solución de dos ecuaciones diferenciales (con las condiciones iniciales conocidas). Suponiendo que en t=t + 1, v 0 = V DD, una vez que v I =V IH (t $T 1 ), el transistor Q p pasa a corte y Q N conduce; dado que inicialmente v 0 =V DSQN = V DD, Q P está en activa y a medida que se vaya descargando C (disminuye v 0 ) pasará a óhmica. Por tanto el tiempo t phl (tiempo que v 0 tarda en pasar de V DD a 0.5V DD ) se obtiene siguiendo los pasos que se muestran a continuación: 1) Inicialmente Q en activa: C dv k N N = ( VIH VTN ) dt 2 igualando v = V V se obtiene t 0 2 0 IH TN 2 0 2) A partir de t2 Q en : C dv N Ω = kn[( VIH VTN)( v0 ) dt igualando v = 05.. V se obtiene t 0 DD phl 2 ( v0 ) ] 2 Los tiempos de propagación t phl y t plh aumentan con el valor de C, y dado que ésta se incrementa por cada entrada de puertas conectadas a su salida, es evidente, como ya se puso de manifiesto anteriormente, que fijados los valores de los tiempos de propagación máximos queda fijado el fan-out. 3.1.2. Estructuras básicas de puertas NOR y NAND CMOS a a b a b b b a Figura 25. Puerta NOR CMOS de dos entradas. -11- Manuel Mazo Quintas

A modo de ejemplo en las figuras 25 y 26 se muestran las realizaciones prácticas, los circuitos equivalentes simplificados y tablas de verdad una puerta NOR (figura 25) y NAND (figura 26) de dos entradas. A partir de los circuitos prácticos es fácil obtener los modelos simplificados y a partir de éstos la función lógica. b a a b Figura 26.Puerta NAND CMOS de dos entradas. 3.1.3. Circuitos de protección Uno de los problemas más graves que presentan los circuitos CMOS es su susceptibilidad a las descargas electroestáticas. La carga electroestática acumulada en las manipulaciones normales (embalajes, montaje en circuitos impresos, etc.) puede provocar la ruptura del óxido de puerta. El fallo de este óxido puede deducirse partiendo de la rigidez dieléctrica del óxido de silicio, que es aproximadamente de 7@10 8 V/cm y, del reducido espesor de esta capa (1000 D). Es por ello que una tensión no muy elevada, por ejemplo 70V, puede producir la ruptura del dieléctrico. El valor de esta tensión de ruptura no es muy elevado debido a que el valor de la capacidad (Ci) de entrada es muy pequeña. Puesto que C=Q/Ci, y Ci es sólo del orden de picofaradios, basta una carga electroestática muy pequeña para que se produzca el potencial suficiente como para provocar la ruptura dieléctrica del óxido de puerta. Normalmente esto se traduce en un cortocircuito eléctrico permanente entre la puerta y el substrato de silicio. Para evitarlo se incorporan circuitos de protección en cada una de las entradas de los circuitos CMOS. Una de las múltiples soluciones de protección de las entradas es la mostrada en la figura 27. Como se puede observar se incorporan dos diodos, de tal forma que si la tensión en la entrada trata de ser superior a V DD conducirá el diodo D1 (y con ello limitando la tensión en la entrada -12- Manuel Mazo Quintas

a V DD + V D1 ), si por el contrario la tensión de entrada trata de ser inferior a 0V, será el diodo D2 el que entre en conducción (limitando la tensión de entrada a -V D2 ). Figura 27. Circuito de protección con diodos 3.1.4. Puertas CMOS con salida tri-estado. Puertas de transmisión En este punto se va a presentar una alternativa para realizar puertas tri-estado con tecnología CMOS, utilizando puertas de transmisión. Una puerta de transmisión es básicamente un dispositivo que permite o no el paso de señal, es decir, tiene un comportamiento similar a un interruptor que se abre o cierra en función de una señal de control. En la figura 28 se muestra el circuito equivalente de una puerta de transmisión (figura 28.a), el circuito básico con transistores CMOS (figura 28.c), y el símbolo en la figura Figura 28. Puerta de transmisión realizada con transistores CMOS. (a) Circuito equivalente ideal, (b) realización práctica básica, (c) símbolo. 28.c. Hemos de advertir que las realizaciones prácticas de las puertas de transmisión son -13- Manuel Mazo Quintas

ligeramente diferentes a la mostrada en la figura 28.b. Como se puede observar en la figura 28.b, la realización básica de una puerta de transmisión está formada por una combinación paralelo de dos MOS, uno canal p y otro canal n. El cierre o apertura de la puerta se controla mediante los tensiones aplicadas a las puertas de ambos transistores. Cuando las tensiones aplicadas a estas puertas hacen que ambos transistores conduzcan en zona óhmica la puerta se comporta entre su salida y entrada como un circuito cerrado (presentando una determinada resistencia- que es del orden de los ohmios o inferiorentre ambos terminales), y cuando se fuerza a que ambos transistores estén cortados la resistencia entre la entrada y salida será muy elevada (del orden de 10 9 ohmios, circuito abierto). El hecho de que la puerta de transmisión tenga una estructura simétrica, hace que la entrada y la salida sean intercambiables, esto es, que la puerta sea bi-direccional. En todos los casos hay que tener presente que la tensión que exista en las entradas o salidas no debe superar los valores de V DD y V SS (V DD $v I, v O $V SS ). Para evitar tener dos tensiones de control se incluye un circuito inversor, que puede estar conectado según las dos alternativas que se muestran en las figuras 29.a y 29.b. De esta forma, si en el terminal de control C se aplica un nivel lógico bajo la puerta estará cerrada, caso del circuito de la figura 29.a, y abierto para el caso del circuito de la figura 29.b; cuando se aplica un nivel alto en C, ocurrirá lo contrario. Para conseguir una puerta tri-estado basta con conectar a la salida de una puerta (AND, OR, NAND, etc.) una puerta de transmisión, tal como se indica en la figura 29.c. En este caso, si C = 0, la puerta realiza la función AND (F= a@b) proporcionado a su salida niveles de tensión altos y bajos según corresponda, y para C=1, la salida F está en estado de alta impedancia (no existe conexión- o existe una resistencia muy elevada- entre F y el resto del circuito). Figura 29. (a) y (b) configuraciones de puertas de transmisión con un solo terminal de control, (c) puerta AND tri-estado realizada utilizando una puerta de transmisión. Ejemplo 2 A partir del circuito de la figura E.1, responda a las siguientes cuestiones. -14- Manuel Mazo Quintas

Figura E.1 1. Indique razonadamente (mediante un análisis digital) la función lógica que realiza el circuito de la figura E.1. Exprese también su tabla de verdad. 2. La figura E.2 muestra la característica de propagación del circuito de la figura E.1. Figura E.2 2.1. Si la capacidad de cada entrada de los circuitos del tipo de la figura E.1 es de 10pF, determine el fanout del circuito para que el tiempo de propagación no exceda de 12ns, siempre que excite a circuitos del mismo tipo. 2.2. Haciendo uso de circuitos de la misma familia que el de la figura E.1, se realiza el montaje mostrado en la figura E.3. Calcule el tiempo máximo de propagación de dicho montaje. Solución Figura E.3 1. Primero se evalúa digitalmente que transistores conducen. Si A=0, Q 1 conduce, Q 4 corte Si A=1, Q 1 corte, Q 4 conduce Si B=0, Q 2 conduce, Q 3 corte Si B=1, Q 2 corte, Q 3 conduce Cuando S tome un valor de 0V, se supondrá un cero lógico, 0'. Si toma un valor próximo a V DD, se supondrá un uno lógico, 1'. -15- Manuel Mazo Quintas

La tabla de verdad será la siguiente: A B S 0 0 1 0 1 1 1 0 1 1 1 0 Por la tabla de verdad se puede concluir que es una puerta NAND CMOS. 2. Para la resolución del resto de apartados hay que hacer uso de la gráfica de la figura E.2. Obsérvese que la gráfica es la misma para t plh que t phl. 2.1. Para un tiempo de propagación de 12ns se puede excitar como máximo a una carga de 80pF (de la gráfica), por tanto el fan-out será: Fan Cc a out = arg C = 80 10 = 8 entrada Por tanto, se podría excitar a 8 entradas similares a las de la puerta NAND de la figura E.1. 2.2. Para calcular el tiempo de propagación de un circuito se debe evaluar la línea (rama) donde más efectos capacitivos aparezcan, que será la de mayor retardo. Observando la figura E.3, el circuito 2 supone una carga de 20pF para el circuito 1, ya que están las dos entradas unidas (dos capacidades de 10 pf en paralelo). El circuito 3 supone una carga de 10 pf para el 2, y la carga del 3 es de 110pF. Por tanto, la rama que presenta mayor efecto capacitivo es la que va desde el circuito 1 hasta el 3. El tiempo de propagación total será la suma de los tiempos de cada circuito. El tiempo de cada circuito se obtiene de la gráfica, teniendo en cuenta la carga de cada uno: t p = t p1 + t p2 + t p3 = 6ns + 4ns + 14ns = 24ns 20 10 110 pf pf pf 3.1.5. Familia CMOS de 5V Dentro de las diferentes subfamilias CMOS, las de 5 voltios son unas de las más ampliamente utilizadas actualmente. Su tensión de alimentación debe estar comprendida en el margen de 4.5 a 5.5V, siendo su valor nominal 5V. Desde el punto de vista de tensiones, para la familia CMOS de 5 voltios se pueden tomar los siguientes valores: V IHmín = 0,7@V cc = 3,5V V ILmáx = 0,2AV cc = 1V V OHmín = V cc -0,1V = 4,9V V OLmín = 0,1V V TH =0,5AV cc = 2,5V (tensión umbral) En cuanto a tensiones de entrada máximas y mínimas, indicar que los circuitos CMOS incorporan diodos protectores de entrada, tal como se indicó anteriormente, que impiden que la tensión de -16- Manuel Mazo Quintas

entrada pueda tomar valores superiores a V cc e inferiores a 0 voltios. Por tanto, V IHmáx = V cc y V ILmín = 0V, son los valores extremos que se pueden aplicar a las entradas de un circuito CMOS; si se superan estos valores, los diodos protectores de entrada entraran en conducción provocando corrientes que pueden llegar a destruir estos diodos y con ello el circuito. En lo que se refiere a corrientes, indicar que las corrientes de entrada a un circuito CMOS son prácticamente despreciales (I IHmáx I ILmáx 0), mientras que las corrientes de salida pueden tomar valores muy diferentes dependiendo de la subfamilia, si bien se cumple siempre que I OHmáx = - I OLmáx. A modo de ejemplo, los valores de las corrientes de salida son: Subfamilias HC y HCT: I OHmáx = - 4 ma I OLmáx = 4 ma Subfamilias AC y ACT: I OHmáx = - 24 ma I OLmáx = 24 ma 3.1.6 Familia CMOS con tensiones de alimentación inferiores a 5V Actualmente existe una creciente demanda de reducir la potencia consumida y aumentar la fiabilidad. Las razones de estas demandas son básicamente tres: a. La necesidad, cada vez mayor, de diseñar equipos que deben ser alimentados por baterías (equipos portátiles, puntos de difícil acceso de redes eléctricas, etc.). Y es bien conocido que en tecnologías unipolares la potencia consumida está estrechamente ligada a la frecuencia de trabajo y a la tensión de alimentación. b. La reducción de potencia consumida también reduce la generación de calor, y con ello la necesidad de radiadores, y simultáneamente aumenta la fiabilidad de los componentes. A su vez, un menor consumo permite una mayor densidad de integración. Por esta razón, muchas memorias RAM dinámicas (DRAM) funcionan internamente con tensiones de 3.3V, y los niveles lógicos de sus señales de entradas y salidas son compatibles con el entorno exterior, que en muchos casos funciona con tensiones de 5V. c. Los campos eléctricos que se generan en el óxido de puerta (transistores CMOS) cuando los circuitos funcionan con tensiones de 5V son elevados lo que supone un riesgo de ruptura y, en consecuencia, de destrucción de los circuitos. Como posible solución a este problema se pueden utilizar familias lógicas CMOS de tipo HC, AHC y AC que pueden funcionar con tensiones inferiores a 5.0V. Así, por ejemplo, la familia HC puede funcionar con tensiones de hasta 2.0V y la AC hasta 3.0V. Sin embargo cuando trabajan con tensiones inferiores a 5.0V los tiempos de propagación se incrementan notablemente y las corrientes máximas de salida se reducen también de forma considerable. A modo de ejemplo, en la tabla 1 se muestra el efecto de disminuir la tensión de alimentación sobre los tiempos de propagación y las corrientes de salida, para el caso de los circuitos integrados HC245, AHC245 y AC245. -17- Manuel Mazo Quintas

Tabla 1. Efecto de la reducción de la tensión de alimentación sobre los tiempos de propagación y capacidad de carga HC245 V cc =4.5V V cc = 2.0V AHC245 V cc =4.5V V cc = 3.3V AC245 V cc =4.5V V cc = 3.3V t plhtíp 15ns 40ns 5.5ns 8.3ns 3.5ns 5ns t plhmáx 26ns 130ns 8.5ns 13.5ns 7ns 9ns I OHmáx -6mA -20:A -8mA -4mA -24mA -12mA I OLmáx 6mA 20:A 8mA 4mA 24mA 12mA La tabla 1 pone de manifiesto la pérdida de capacidad de carga (reducción de las corrientes de salida) y el notable incremento de los tiempos de propagación, por lo que esta no es una buena solución a los problemas que se derivan de las tensiones de alimentación elevadas. 3.2. Familias de baja tensión La otra solución, más adecuada, pasa por utilizar familias lógicas especialmente diseñadas para funcionar con tensiones de alimentación reducidas, sin que ello suponga una pérdida de capacidad de carga ni incremento de los tiempos de propagación. Estas familias lógicas son conocidas como familias lógicas de baja tensión (low voltage logic families). Dentro de las familias lógicas de baja tensión se encuentran: LV, LVC, ALVC, LVT, ALVT, AVC, LVQ, (algunos ejemplos de estos circuitos son: 74LV165, 74LVC14, 74ALVCH16272, 74LVT18502, etc.). Cada una de estas familias presenta características de velocidad, margen de tensión de alimentación, etc. diferentes. En la tabla 2 se resumen las características más destacables para cuatro de estas familias (LV, LVC, ALVC, LVT), clasificadas de izquierda a derecha en orden creciente de velocidad de conmutación. Familia Tabla 2. Características más importantes de familias lógicas de baja tensión LV Low Speed LVC Medium Speed ALVC High Speed LVT High Speed Technology CMOS CMOS CMOS BiCMOS Typical Propagation Delay 9.0 ns 4.0 ns 2.0 ns 2.5 ns Output Current I OH /I OL -8/8mA -24/24mA -24/24mA -32/64mA Output Voltage V OH /V OL. V cc /0V. V cc /0V. V cc /0V. V cc /0V Minimun supply voltage to ensure correct operation (V ccmín ) 2.7V (V ccmáx =3.6 V. Algunos pueden llegar a 5.5V) 2.7 V V ccmáx =3.6V 2.3 V V ccmáx =3.6V 2.3V V ccmáx =3.6V Power on Demand no necesita no necesita no necesita Sí Bus Hold Sí (LVCH) Sí (ALVCH) Sí (LVTH) Power-up Tristate Sí (LVTZ y LVTH) -18- Manuel Mazo Quintas

Obsérvese que el margen de tensiones en el que pueden funcionar, garantizando un correcto funcionamiento, va desde 2.3 a 3.6V, siendo una tensión típica de alimentación 3.3V. Las familias LV, LVC y ALVC están realizadas con tecnología CMOS y la familia LVT con tecnología BiCMOS. Por tanto, las características de estas familias tienen cierta similitud con sus homólogas alimentadas con 5.0V. Así, para las familias LV, LVC y ALVC con alimentaciones en el rango de 2.7-3.6V, se cumple: V OH =V cc -0.2V V OL =0.2V V IHmín =2.0V V ILmáx =0.8V V TH =0.5AV cc (tensión umbral) Hemos de advertir que algunos fabricantes llegan a dar, en las características de sus circuitos, como tensión mínima de alimentación hasta 1.0V para algunas familias. Pero se ha de tener en cuenta que esto supone una reducción notable de las prestaciones de los circuitos y no garantiza la compatibilidad con otras familias. Circuitos equivalentes de entrada y salida de las salidas LV, LVC, ALVC, LVT o similares Como se ha visto anteriormente, uno de los problemas de los circuitos basados en tecnología CMOS son las descargas electroestáticas, que pueden destruirlos si no se incluyen los circuitos de protección adecuados. A modo de resumen, en las figuras 30, 31, 32 y 33 se muestran algunos de los circuitos de protección de entradas y salidas adoptados por algunos fabricantes de las diferentes familias de baja tensión. En las familias LV y ALVC se puede ver que existen sendos diodos (no zener) entre las salidas y V cc. En el caso de la familia LV también existe un diodo entre la entrada y V cc. En las figuras 30, 31, 32 y 33 los bloques indicados como ---- circuit representan circuitos CMOS (caso de familias LV, LVC y ALVC) y a circuitos BiCMOS (caso de LVT). Figura 30. Ejemplo de circuitos de protección de entrada y salida de la familia LV. -19- Manuel Mazo Quintas

Figura 32. Ejemplo de circuitos de protección de entrada y salida de la familia ALVC. Figura 31. Circuitos de protección de entrada y salida de la familia LVC. Figura 33. Ejemplo de circuitos de protección de entrada y salida de la familia LVT Finalmente indicar que las familias LV, LVC y ALVC están realizadas con tecnología CMOS lo que hace que sus niveles lógicos de tensión de salida a nivel alto y bajo, estén próximos a su V cc y 0V, respectivamente. Sin embargo, la familia LVT está realizada con tecnología TTL. Esto supone que, si no se introdujera ninguna modificación, la tensión de salida en nivel alto sería aproximadamente: V OH = V cc - (2@V BE ) = V cc - 1.4 V. En el caso de V cc = 3.3V, entonces V OH =1.9V, que sería insuficiente para poder atacar a las familias TTL alimentadas a 5.0V. -20- Manuel Mazo Quintas

Para dar solución a este problema, en la familia LVT se ha modificado su salida introduciendo transistores MOS como dispositivo de pull-up y pull-down. En la figura 34 se muestra una salida típica TTL (figura 34.a) y otra con transistor CMOS de pull-up (figura 34.b). Con ello se consigue que el nivel alto de salida de la familia LVT esté próximo a su V cc, y su nivel bajo próximo a cero (al igual que sucede en las familias realizadas con tecnología CMOS). Figura 34. Salidas TTL (a) sin transistor CMOS de pull-up, (b) salida con transistor CMOS de pull-up (salida típica de la familia LVT). 3.3. Familia TTL La familia TTL ha sido hasta hace algún tiempo una de las familias lógicas más ampliamente utilizadas, sin embargo, en la actualidad está en clara desaparición, habiendo sido sustituida por las familias CMOS y de baja tensión. Por ello, en este punto solamente se van a presentar sus aspectos básicos, haciendo una mayor incidencia en los circuitos en colector abierto, que siguen encontrando algunas aplicaciones. La necesidad de adaptación a las nuevas demandas hizo que dentro de la familia TTL existieran diversas subfamilias cada una con características diferentes, sobre todo en lo que se refiere a velocidad de conmutación y consumo de potencia. Las más importantes son: TTL. Lógica de transistor-transistor. S. TTL con circuitos Schottky. LS. TTL con Schottky y bajo consumo. AS. TTL con Schottky mejorada. ALS. Versión mejorada de LS. F. TTL Alta velocidad. L. Bajo consumo. En la tabla 3 se presentan estas subfamilias, ordenadas por velocidad de conmutación y consumo. Como se puede observar, una alta velocidad de conmutación está reñida con un bajo consumo. -21- Manuel Mazo Quintas

Tabla 3. Comparación velocidad-consumo en las subfamilias TTL. Velocidad Alta ASTTL FTTL STTL ALSTTL LSTTL TTL Baja LTTL Consumo Bajo Alto LTTL ALSTTL LSTTL FTTL ASTTL TTL STTL La tensión de alimentación para todas las subfamilias de TTL es de 5V, admitiendo una variación sobre este valor del ±10%. Si bien cada subfamilia tiene unas características estáticas de entrada y salida diferentes, unos valores orientativos de las tensiones de entrada y salida son: V IHmín = 2.0V V ILmáx = 0.8V V OHmín = 2.4V V OLmín = 0.4 V En cuanto a tensiones de entrada máximas y mínimas indicar que no se deben aplicar tensiones superiores a V cc ni inferiores a 0 voltios. En lo que se refiere a corrientes de entrada y salida, decir que sus valores son muy diferentes dependiendo de la subfamilia: a modo de ejemplo, los valores de las corrientes de entrada y salida son: Subfamilia ALSTTL: I IHmáx = 20 µa I ILmáx = -0.1 ma I OHmáx = -400 µa I OLmáx = 8 ma Subfamilia FTTL: I IHmáx = 20 µa I ILmáx = -0.6 ma I OHmáx = -1000 µa I OLmáx = 20 ma A modo de ejemplo, en la figura 35 se muestra la realización de una puerta NAND TTL estándar, sobre la que se indican los valores típicos de las resistencias. Decir que en este caso el transistor de entrada, Q 1, es un transistor con dos emisores (multiemisor). También se puede apreciar, dentro del recuadro punteado la etapa típica de salida, denominada totempole. -22- Manuel Mazo Quintas

Figura 35. Circuito de una puerta NAND realizada con tecnología TTL (subfamilia TTL estándar). El funcionamiento del circuito de la figura 35 es el siguiente: a) Si una de las entradas (a, b), o las dos, está a nivel bajo (por ejemplo 0V) la unión base -emisor (B-E) de Q 1 conducirá y la tensión en la base de Q 1 será: V BE, insuficiente para hacer conducir a la unión base-colector (B-C) de Q 1 y la unión B-E del transistor Q 2. Por tanto, Q 2 estará cortado y con ello también Q 3. En estas condiciones la tensión de salida será un nivel alto, cuyo valor aproximado vendrá dado por V O = - V D - V BE4 + V cc = -0.6-0.6 + 5 =3.8V. b) Si por el contrario, las dos entradas (a, b) están a nivel alto, y con una tensión suficiente para que las dos uniones B-E de Q 1 estén cortados, en estas condiciones conducirán la unión B-C de Q 1 y las uniones B-E de Q 2 y Q 3. En estas condiciones el circuito se diseña para que tanto Q 2 como Q 3 estén saturados. Ello hace que la tensión entre la base de Q 4 (colector de Q 2 ) y el colector de Q 3 (cátodo del diodo D) sea: V CEsat(Q2) +V BE(Q3) -V CEsat(Q3) que es insuficiente para hacer conducir al diodo D y la unión B-E de Q 4 ; por tanto estos estarán cortados, y, en consecuencia, la corriente por el colector de Q 3 es prácticamente nula. Por tanto, Q 3 estará saturado, con una corriente de saturación prácticamente nula, lo que hace que V O.0V. Es evidente que si a la salida se conecta un circuito, éste puede inyectar (a nivel bajo) una corriente que será absorbida por Q 3, manteniendose éste en saturación siempre que no se supere la máxima, I OLmáx, indicada por el fabricante. Por tanto, basta que una entrada (a, b) esté a nivel bajo para que la salida sea un nivel alto, y sólo cuando las dos entradas están a nivel alto la salida es un nivel bajo. Esto se corresponde con la función lógica de una puerta NAND. Como se ha podido observar, los niveles alto y bajo en la salida se consiguen cortando y saturando los transistores correspondientes. Supongamos ahora que necesitamos unir la salida de dos puertas. Si lo hacemos directamente podemos tener problemas cuando estén intentando imponer valores diferentes en la salida, como se deduce del análisis de la etapa de salida del circuito: si uno de los circuitos está intentando imponer un nivel alto, tendrá su Q 4 saturado, mientras que el otro intentará imponer un nivel bajo saturando su Q 3. En este caso, entre V cc y -23- Manuel Mazo Quintas

masa habrá dos transistores saturados, que serán atravesados por una corriente que puede llegar a ser demasiado alta, provocando la destrucción del circuito. 3.3.1. TTL colector abierto Las puertas lógicas en colector abierto surgen por la necesidad en algunos casos de unir diferentes salidas de puertas TTL (circunstancia ésta que no está permitido realizar en ninguna otra de las subfamilias TTL), y por la utilidad que tiene el que el diseñador pueda disponer de una salida que pueda elegir su terminación (esto encuentra aplicaciones en drivers para displays, por ejemplo). En la figura 36 se muestra una estructura básica de una puerta NAND TTL colector abierto (el circuito indicado entre líneas discontinuas es realmente la puerta en colector abierto). Como se puede observar, la característica relevante de este tipo de circuitos es que su salida es el terminal de colector de un transistor bipolar sin conexión alguna al resto del circuito. Por tanto, para el funcionamiento correcto de estas puertas es necesario conectar externamente a esa salida una resistencia de pull-up. El diseño de esta resistencia externa al circuito será uno de los aspectos que veremos más adelante. Figura 36. Puerta TTL con salida en colector abierto. Una característica importante de las puertas TTL colector abierto es la posibilidad de interconectar directamente diferentes salidas de diferentes puertas, lo que se conoce como cableado lógico (en el apartado correspondiente del capítulo sobre Características generales de los circuitos integrados digitales se trata el tema de puertas tri-state que permiten de forma generalizada la conexión de diferentes salidas). En la figura 37 se muestra un ejemplo de interconexión de dos salidas. En el caso de las puertas TTL la función lógica que realiza la unión de las salida es una AND, como se puede comprobar analizando la figura 37. En efecto, sólo cuando los dos transistores de salida, Q 3, estén cortados (es decir, cuando todas las salidas están intentando poner un nivel alto) la salida F será un nivel alto. -24- Manuel Mazo Quintas

F = 1 A B F = F1 F2 = A B C D F = A B+ C D F = 2 C D Figura 37. Función AND cableada a partir de puertas TTL en colector abierto. Como ya se ha comentado, un aspecto importante cuando se utilizan puertas colector abierto, es el diseño de la resistencia externa. El diseño de esta resistencia debe hacerse en cada aplicación, y su valor viene condicionado por los niveles de tensión que se deseen, márgenes de ruido, inmunidad al ruido, potencia disipada, etc. Nosotros aquí vamos a obtener unas expresiones generales para el cálculo de dicha resistencia. Para ello vamos a utilizar una situación general como la que se refleja en la figura 38, donde se supone que se han interconectado m puertas en colector abierto, y un circuito de carga que puede representar cualquier circuito digital que deba ser excitado por la/s puertas en colector abierto. Para el cálculo de R L vamos a suponer que del circuito de carga se conocen los valores de: V IHmín, V ILmáx, I IHmáx carga e I ILmáx carga, que serán calculados a partir de los datos del circuito concreto. Figura 38. Aplicación general de puertas colector abierto, para el cálculo de la resistencia externa. -25- Manuel Mazo Quintas

Los valores de R L se obtienen a partir de los dos posibles estados del punto de unión de las puertas: a) Salida a nivel alto: para que en la salida se obtenga un nivel alto es necesario que todas las puertas fuercen su transistor de salida (colector) al estado de corte. La corriente que circula por la salida de dichas puertas, que en el peor caso será I OHmáx, será muy pequeña (corriente de fuga de colector de un transistor cortado), la corriente de entrada al circuito de carga será I IHmáx, y en estas condiciones deberemos garantizar que la tensión de entrada al circuito de carga sea V IHmín + MRH. Como en estas circunstancias la corriente por R L es: I RL = m@i OHmáx + I IHmáx, la tensión en el punto de unión de las salidas de las puertas colector abierto viene dada por: y como debe cumplirse que: V = ( m I + I ) R + V OH OH max IH max c arg a L CC <30> V = ( m I + I ) R + V V + MRH OH OH max IH max c arg a L CC IH min <31> el valor más alto de R L viene dada por: R L V ( V + MRH) CC IH min m I + I OH max IH max c arg a <32> b) Salida a nivel bajo. Es evidente que para que la tensión en la salida de la unión de varias puertas en colector abierto sea un nivel bajo, V OL, basta con que una de las salidas sea nivel bajo, es decir, que el transistor de salida de una de las puertas esté saturado (V OL = V CEsat ). Si suponemos n de los m transistores de salida saturados, la corriente que cada uno será I OLmáx, la corriente por cada uno de los m-n transistores cortados será I OHmáx, y la corriente absorbida por el circuito de carga será I ILmáx. En estas condiciones hay que garantizar que la corriente que pueden absorber los n transistores saturados y los m-n cortados debe ser superior o igual a la suma de la que aporta el circuito de carga y la que circula por la R L. Esto es, llamando V OL a la tensión de salida de nivel bajo, se debe cumplir: de donde se deduce: VCC VOL n IOL max + ( m n) IOH I <33> max IL max c arg a R L R L VCC VOL n I + ( m n) I + I OL max OH max IL max c arg a <34> y la condición más desfavorable en el límite inferior de R L se obtiene para n=1 (ya que I OLmáx >>I OHmáx ) y para V OL = 0V. Por tanto: R L V CC I + ( m 1) I + I OL max OH max IL max c arg a OL max IL max c arg a I V + CC I <35> -26- Manuel Mazo Quintas