Memorias primitivas sincrónicas.

Capítulo 0 Memorias primitivas sincrónicas. Se estudiarán algunos dispositivos capaces de almacenar un bit de información, desde un punto de vista lógico. Es decir, qué hace la componente; sin explicar cómo lo realiza internamente. Esto último se verá más adelante, en el Capítulo 4. Este tipo de memoria se denomina flip-flop, y se tienen tres tipos, denominados: JK, T y. Todos ellos operan con una señal periódica, denominada reloj. 0.. Reloj Los cambios de estado ocurren solamente en determinados instantes de tiempo; esos instantes están sincronizados con el reloj. t Figura 0.. Señal periódica de reloj. En algunos casos se emplea el canto de subida del reloj para marcar los instantes de cambio; en otros, se emplea el canto de bajada. El canto que define el instante de tiempo es el evento sincronizante. En los flip-flops disparados por cantos, se requiere una determinada pendiente para el reloj; no importando el ancho. En general, el tiempo que la señal está en cero es mucho mayor que el intervalo en que el reloj está alto. Se define el ciclo de trabajo de la señal periódica de un reloj, como el porcentaje del tiempo que la señal está alta entre cantos de sincronización. Si la señal es cuadrada el ciclo de trabajo es igual al 50%. Para cambios con canto de bajada: urante el tiempo que el reloj está en uno se habilitan las entradas hacia el interior del flip-flop. Y se requiere que las entradas no cambien durante cierto período previo y posterior al instante en que ocurren los cambios de las salidas, esto se muestra en la Figura 0.2.

2 Sistemas igitales t su t h Figura 0.2. Entrada estable en el momento de sincronización. Con: t su : tiempo de set-up, y t h : tiempo de hold. En el siguiente diagrama, donde el evento sincronizante es el canto de subida, se ilustra la forma de indicar una variación de las señales de entrada, en caso de ser éstas un conjunto de señales. La Figura 0.3, muestra que las señales pueden cambiar, tomar valores 0 ó, desde el instante en que ocurren las líneas inclinadas, que representan cantos. La figura se interpreta: tsu segundos antes del canto de subida, las señales de entrada deben estar estables, y deben mantenerse estables th segundos después del canto de subida. ebe existir una ventana alrededor del evento sincronizante, durante la cual las entradas deben permanecer estables, sin cambios, para ser correctamente reconocidas por el flip-flop. t su t h t su : tiempo de set-up. entrada t h : tiempo de hold. clock Figura 0.3. Entradas estables en el momento de sincronización. Los fabricantes especifican el valor promedio y de peor caso para los tiempos de preparación (set-up) y de sostenimiento (hold), durante los cuales las entradas no pueden cambiar. esde un punto de vista lógico, podemos pensar que el reloj es un tren de impulsos. t t t 0 2... Figura 0.4. Instantes de sincronización. Considerando un intervalo constante, entre cantos de sincronización, puede asociarse los instantes de tiempos con números enteros, según:

Capítulo 0. Memorias primitivas sincrónicas 3 t k = t k Las variables en el tiempo, se consideran discretas; es decir, asumen valores sólo en determinados valores de t. Se define: v(t k ) = v(k t) = v(k) v(k-) v(k) v(k+) k t (k+) t t Figura 0.5. Instantes de sincronización. Entonces: v(k) define una secuencia de valores sincrónicos con el reloj. Existe una correspondencia biunívoca, entre { 0,, 2, 3,..., k,...} y { v o, v, v 2,..., v k,... }. 0.2. Secuencias sincrónicas. Existen dos tipos de señales sincrónicas. Las de niveles sincrónicos se caracterizan porque los valores de la secuencia permanecen constantes entre pulsos del reloj, y sólo cambian con los cantos de subida o bajada del reloj. En secuencias sincrónicas de pulsos, solamente hay valores de la secuencia, durante los pulsos del reloj. Reloj Sincrónica nivel Sincrónica pulsos Figura 0.6. Secuencias sincrónicas. En ambos casos, la secuencia de valores lógicos es: { 0,,, 0,, 0, 0,,,, 0, 0... }

4 Sistemas igitales 0.3. Flip-flop JK Es una máquina secuencial de Moore, en la cual, la salida es igual al estado. Se suelen usar los siguientes símbolos lógicos: S R S R datos J K salida datos J K salida reloj reloj Figura 0.7. Flip-flop JK disparados por cantos. Las señales S y R son set y reset asincrónicos, y se verán después, en el Capítulo 4. El diagrama de la izquierda ilustra un flip-flop que opera con cantos de bajada del reloj, se utiliza un pequeño triángulo para mostrar que el flip-flop está sincronizado, o es disparado por cantos. Si es disparado por cantos de bajada, se dibuja un pequeño círculo en la base del triángulo. Cuando es sincronizado por un pulso (master slave), en lugar del triángulo se dibuja un pulso, como se muestra en la Figura 0.8. datos J salida K Figura 0.8. Flip-flop master slave. Se suele proveer dos salidas complementarias. Esto implica que internamente se almacenan dos bits; como se verá más adelante, esto requiere tener dos variables de estado internas. esde un punto de vista externo, sólo basta especificar las secuencias de las entradas para tener transiciones del estado = 0, al estado = y viceversa. En un lenguaje no formal, cuando se pasa de = 0 a =, se dice que se setea el flip-flop; en caso contrario, se resetea. reloj

Capítulo 0. Memorias primitivas sincrónicas 5 0.3.. iagrama de estados El JK queda definido, de manera formal, por un diagrama de estados: 0 JK =, 0 00, 0 = 0 = reset set 00, 0 0, Figura 0.9. iagrama de estados Flip-flop JK. 0 El par de entradas asociada a cada transición puede anotarse empleando notación de bit superfluo ; es decir, su ocurrencia indica que esa posición puede ser 0 ó. Ejemplo de esto es el par: {0, } que se puede anotar:. Existen diferentes formas alternativas de representar la información anterior, cada una aporta la misma información desde un punto de vista diferente. 0.3.2. Tabla de transiciones Los renglones son los valores que puede tomar el estado presente, las columnas están asociadas a los diferentes valores que pueden tomar las entradas. Las casillas de la matriz muestran los valores del próximo estado. JK 00 0 0 (k) 0 0 0 Figura 0.0. Tabla de transiciones en Flip-flop JK. La primera columna, con J = K = 0, indica que no hay cambio de estado. La segunda, muestra cuando el próximo estado es reset. La tercera, muestra un complemento del estado presente. La cuarta, indica condiciones para quedar en estado set. 0 0 (k+)

6 Sistemas igitales 0.3.3. Ecuación característica Leyendo la tabla de transiciones, como mapa de Karnaugh, se obtiene: ( k ) J( k) ( k) K( k) ( k) que describe el próximo estado, mediante una expresión booleana del estado presente y las entradas. 0.3.4. Tabla característica Para analizar circuitos que empleen flip-flops, se suele emplear la siguiente tabla: J K (k+) 0 0 0 0 (k) 0 _ (k) Figura 0.. Tabla característica Flip-flop JK. La tabla característica puede obtenerse mediante la ecuación característica, dándole valores a las entradas. También puede derivarse a partir de la interpretación de las columnas de la tabla de transiciones. La tabla característica describe cómo deben ser las entradas para tener un determinado estado en la salida. 0.3.5. Tabla de excitaciones escribe las transiciones de la salida, en términos de las entradas. Suele usarse para diseñar circuitos que empleen flip-flops JK. (k) => (k+) J K 0 0 0 0 0 0 Figura 0.2. Tabla de excitaciones Flip-flop JK.

Capítulo 0. Memorias primitivas sincrónicas 7 La tabla de excitaciones puede obtenerse, observando las transiciones en el diagrama de estados. 0.3.6. escripción HL. En Verilog pueden describirse flip-flops JK, mediante: module flipflopjk(input J, K, clk, reset, output ); reg ; always @(posedge clk) if (reset) <=0; else <=(J&~) (~K&); //reset sincrónico endmodule 0.4. Flip-flop La Figura 0.3 resume la información asociada a un flip-flop. =0 = =0 = = clk reset =0 set (k) 0 Ecuación característica 0 0 0 (k+) Tabla característica (k+) ( k ) ( k) Tabla de excitaciones (k) _ > (k+) 0 0 0 0 0 0 0 0 Figura 0.3. Flip-flop. La proviene de atos, ya que la principal función de este flip-flop, es capturar la información que está en el cable conectado a la entrada. También la se interpreta como elay, ya que la salida está un pulso de reloj retrasada respecto a la entrada. En Verilog, puede describirse un flip-flop, según:

8 Sistemas igitales module flipflop(input, clk, reset, output ); reg ; always @(posedge clk) if (reset) <=0; else <=; //reset sincrónico endmodule El esquema de la Figura 0.4, ilustra el diseño de un flip-flop en base a un JK. Si en la ecuación característica del JK, se reemplazan J y K en función de, se obtiene: ( k ) J( k) '( k) K '( k) ( k) ( k) '( k) ( '( k))' ( k) Aplicando involución y fusión, se obtiene, la ecuación característica de un : ( k ) ( k) J K ' clk Figura 0.4. Flip-flop mediante JK. El esquema de la Figura 0.4.a, ilustra el diseño de un flip-flop JK en base a un. Si en la ecuación característica del, se reemplaza en función de J y K, se obtiene: La cual es la ecuación característica de un JK. ( k ) ( k) J( k) '( k) K '( k) ( k) J K ' reloj Figura 0.4.a. Flip-flop JK mediante.

Capítulo 0. Memorias primitivas sincrónicas 9 0.5. Flip-flop T En forma similar a la desarrollada para los flip-flops JK y, se resume la información para un T. T T=0 T= =0 = T=0 reloj T (k) 0 0 0 0 (k+) reset T= ( k ) T( k) ( k) T ( k) ( k) T( k) ( k) set T (k+) (k) _ > (k+) T 0 (k) (k) 0 0 0 0 0 0 Figura 0.5. Flip-flop T. La T proviene de Toggle, que describe un tipo de interruptores de presión de una posición (se oprime y queda en un estado; se vuelve a oprimir y cambia de estado). A partir de un flip-flop JK puede obtenerse un T, según se ilustra en la Figura 0.6. Si en la ecuación característica del JK, se reemplazan J y K en función de T, se obtiene: ( k ) J( k) '( k) K '( k) ( k) T( k) '( k) T '( k) ( k) La cual es la ecuación característica de un flip-flop T. J K ' clk Figura 0.6. Flip-flop T mediante un JK.

0 Sistemas igitales El esquema de la Figura 0.6.a, ilustra el diseño de un flip-flop T en base a un. Si en la ecuación característica del, se reemplaza en función de T, se obtiene: La cual es la ecuación característica de un T. ( k ) ( k) T( k) '( k) T '( k) ( k) T ' reloj Figura 0.6.a. Flip-flop T mediante. Un uso típico de un flip-flop T es dividir por dos la frecuencia de entrada. Ya que en cada canto activo cambia el estado del flip-flop T, permaneciendo la salida constante entre dos cantos activos. La Figura 0.7 muestra un flip-flop T, disparado por canto de subida, y alimentado con un uno lógico en la entrada; la salida divide por dos la frecuencia del reloj. clk T = T reloj Figura 0.7. ivisor de frecuencia con Flip-flop T. 0.6 Requerimientos Temporales. La descripción del funcionamiento lógico de un flip-flop real especifica los requerimientos temporales que deben cumplirse para que las funciones del flip-flop operen correctamente. Básicamente son tres: los tiempos de set-up y hold (Tsu y Th); duración mínima del reloj (Tw); tiempos de propagación desde el canto del reloj hasta que se tiene salida estable: Tplh describe cuánto tarda la salida en pasar de low (nivel bajo) a un nivel alto (high); y Tphl es el tiempo de propagación de high a low. Estos tiempos se describen como valores máximos (peor caso) y típicos. ebe notarse que Tplh y Tphl suelen ser distintos. La siguiente gráfica muestra dichos tiempos para un flip-flop disparado por cantos de subida (positive edge triggered); la señal de entrada, cumple los requerimientos de Tsu y Th.

Capítulo 0. Memorias primitivas sincrónicas Tsu 20ns Th 5ns Tsu 20ns Th 5ns CLK Tw 25ns Tplh 25ns máx. 3ns típico Tphl 40ns máx. 25ns típico Figura 0.8. Especificaciones de tiempos en flip-flops. Todos los tiempos se miden desde el canto activo del reloj (el de subida, en el ejemplo). Las siguientes formas de ondas ilustran relaciones temporales para flip-flops disparados por cantos de subida y de bajada. En flip-flops disparados por canto de subida (positive edge triggered) las entradas se muestrean en el canto de subida (en realidad requiere valor estable tsu segundos antes) y las salidas (p y p) cambian un tiempo de propagación después, relativa al canto de subida. ebe notarse que las salidas complementarias ( y ') no cambian instantáneamente; esto se justificará después. En flip-flops disparados por canto de bajada, se muestrean las entradas en el canto de bajada, y las salidas (n n) cambian después del canto de bajada. Clk p 'p n 'n Figura 0.9. Flip-flops disparados por cantos de subida y bajada.

2 Sistemas igitales Comparaciones. En la actualidad el flip-flop más importante es el de tipo, suele emplearse en registros para almacenar datos y es el flip-flop que se emplea en dispositivos lógicos programables (en su forma de disparo por cantos). ebido a que se puede implementar con un número reducido de interruptores CMOS, suele emplearse en circuitos integrados que requieran flip-flops. El flip-flop JK fue sumamente empleado en los inicios debido a que tiene conducta determinada cuando ambas entradas son unos (a diferencia del flip-flop SR). Es el flip-flop típico de la familia TTL y de circuitos integrados en pequeña escala (SSI), permite construir fácilmente flipflops de tipo y T. En la actualidad prácticamente no se usa. No está presente en las configuraciones internas de los dispositivos lógicos programables, pero en estos casos se lo puede construir en base a los flip-flops de tipo, que éstos poseen. El flip-flop de tipo T, prácticamente no está disponible como elemento; sin embargo puede ser fácilmente implementado en base a los existentes (tipo o JK). En los flip-flops son necesarias entradas que permitan dejar al flip-flop en un estado determinado. Clear o reset deja la salida en cero; y preset deja la salida alta. En el caso de flip-flops de integración en pequeña escala estas señales suelen ser de naturaleza asincrónica (como se verá más adelante); es decir, que se permite a estas entradas cambiar en cualquier instante, respecto del reloj. Como se verá estas señales permiten dejar a un sistema secuencial en un estado determinado. Sin embargo en diseños basados en dispositivos programables es preferible dejar a los flip-flops en un determinado estado en forma sincrónica. 0.7. Metodologías de temporización. Se denomina así a las reglas para interconectar compuertas y flip-flops de tal forma de garantizar que el sistema completo funcionará correctamente. Las metodologías dependerán del tipo de elemento que se emplee para implementar la memoria, ya sean flip-flops disparados por cantos (que suelen emplearse en dispositivos lógicos programables) o bien latchs transparentes que suelen emplearse en la confección de registros en procesadores. Las reglas básicas para la correcta temporización son: proporcionar entradas que cumplan los tiempos de set-up y hold relativas al reloj, y que las salidas no cambien su estado más de una vez por evento sincronizante. La figura 0.20 ilustra las formas de ondas de las salidas de un flip-flop, disparado por canto de subida y un latch transparente de tipo. Note que en el latch la salida cambia entre pulsos del reloj, copiando los cambios de la entrada hacia la salida apenas ocurren cambios de ésta, estando alto el reloj.

Capítulo 0. Memorias primitivas sincrónicas 3 E Clk Clk canto latch Figura 0.20. Conmutación Flip-flop y latch transparente. En el latch transparente (o sensible al nivel), estando el reloj en alto, la salida cambia de acuerdo al valor de la entrada (después del tiempo de propagación); el canto de bajada del reloj del latch captura el valor que tenga la entrada en ese tiempo (el latch, también requiere cumplir especificaciones de set-up y hold, alrededor del canto de bajada del reloj). También existe un tiempo de propagación desde un cambio de la entrada o del canto de subida reloj (el evento que ocurra más tarde). La estructura interna de los flip-flops disparados por cantos y el latch se verá más adelante. CP latch modo captura modo transparente Ejemplo de temporización. Figura 0.2. Modos de funcionamiento de un latch transparente. La Figura 0.22, ilustra los requerimientos de las entradas de dos flip-flops, disparados por cantos de subida.

4 Sistemas igitales dato 0 0 clock entrada estable dato clock Figura 0.22. Entradas y reloj en flip-flops. Las entradas 0 y deben ser estables un tiempo antes y después del canto de subida del reloj. Consideremos ahora la conexión cascada que se ilustra en la gráfica a continuación. La salida del primer flip-flop se conecta a la entrada del segundo. Se asume que 0 cumple los requerimientos. Analizaremos las exigencias de sincronización para. a) Si el tiempo de propagación desde el reloj hasta la salida 0 es mayor que el tiempo de hold del flip-flop, éste último cumple con entrada estable durante el tiempo de hold. b) El período del reloj debe ser mayor que la suma de la propagación desde el reloj hasta 0 con el tiempo de set-up del flip-flop, para que la entrada del flip-flop no cambie durante su tiempo de set-up. dato 0 0 clock Figura 0.23. Conexión cascada.

Capítulo 0. Memorias primitivas sincrónicas 5 0 0= T su 4ns T su 4ns T p 3ns T p 3ns CLK T h 2ns T h 2ns Figura 0.23.a. Señales conexión cascada. Si se cumplen las exigencias de temporización, se garantiza la correcta operación de la conexión cascada. e este modo el flip-flop capturará el valor actual del flip-flop 0. Todos los flip-flops deben determinar su próximo estado en el mismo instante, bajo la condición de las entradas permanezcan estables tsu antes del reloj y thold después. La conexión anterior asume que todos los flip-flops tienen el mismo reloj. Sin embargo, en sistemas que funcionan con relojes de altas frecuencias, el tiempo de retardo de propagación a través del sistema digital es comparable al que requiere el reloj para llegar a los diferentes flipflops. La diferencia entre cantos de reloj, en diferentes flip-flops se denomina desfasamiento (o desplazamiento, skew en inglés). Previo al primer canto de subida se está en estado 0 = 0 y = 0. espués el estado será: 0= y = 0, previo al segundo canto de subida del reloj. dato clk0 0 0 clk reloj Figura 0.24. Consideración del tiempo de desplazamiento del reloj.

6 Sistemas igitales 0 0= T su 4ns T s 4ns T p 3ns T p 3ns Clk0 Clk T h 2ns T p 3ns T h 2ns T p 3ns T su 4ns T h 2ns T su 4ns T h 2ns Figura 0.24.a. Consideración del tiempo de desplazamiento del reloj. Se advierte que, no cumple la especificación de permanecer estable (Tsu antes y Th después del canto de subida de clk). ebido a esto la salida será indeterminada. Asumiendo que conmuta y que se muestrea el valor de la entrada en el canto de subida, se muestra la forma de, Tp segundos después del canto de subida de clk. Más adelante podrá determinarse que la conexión cascada de los flip-flops se comporta como un registro de desplazamiento. ebido al desfase podría dejar de ser un registro de desplazamiento. Previo al primer canto de subida de clk0, se está en estado 0 = 0 y = 0. espués el estado será: 0 = y =, previo al segundo canto de subida del reloj clk0. Lo cual no da una conducta predecible, ésta depende del tiempo de desfasamiento entre los diferentes relojes aplicados a los flip-flops. Más adelante se desarrollará más sobre este problema y cómo garantizar el funcionamiento de los sistemas digitales sincrónicos, considerando los tiempos de propagación y de desfase entre relojes. Sincronización. El análisis anterior nos lleva a uno más general y es cómo tratar entradas asincrónicas a sistemas sincrónicos. En esta situación las entradas pueden cambiar en cualquier instante y puede que no satisfagan los requerimientos de set-up y hold de los flip-flops del sistema sincrónico. Esta dificultad no puede evitarse en algunas situaciones, como por ejemplo, en caso de una entrada generada por un operador (y también cuando se emplean memorias en forma asincrónica). ebido a lo anterior es preferible diseñar con entradas sincrónicas (si las entradas son salidas de

Capítulo 0. Memorias primitivas sincrónicas 7 otros flip-flops, esto se produce naturalmente) y también muestra que son preferibles los circuitos generados por modelos de Moore, ya que los de Mealy generan salidas asincrónicas. La Figura 0.26, muestra un interruptor manual, a través del cual se introduce un pequeño pulso, de ancho variable y posiblemente con rebotes mecánicos, que finalmente coloca una de las entradas en nivel bajo momentáneamente; esto asume que la entrada, en alta impedancia, está en nivel alto. clk Figura 0.25. Pulsador como entrada de sistema sincrónico. Cuando las entradas a un flip-flop cambian muy cercanas al canto del reloj, éste puede tener inestabilidades internas que no permiten asegurar que se cumplan las ecuaciones del flip-flop. En estos casos puede reducirse la probabilidad de falla aumentando la frecuencia del reloj, relativa a la frecuencia de la entrada, o empleando compuertas más rápidas, o empleando un sincronizador. La mejor solución es agregando un sincronizador, ya que no se depende de la entrada. Un sincronizador es simplemente un flip-flop, cuya salida cambia sólo en los cantos del reloj. clk Figura 0.25. Sincronizador de entrada asincrónica. El empleo de sincronizadores garantiza que el resto del sistema tendrá entradas sincrónicas, pero no se puede garantizar que el sincronizador no tendrá fallas. Normalmente basta agregar un flip-flop adicional para aumentar las probabilidades de lograr la sincronización. 2 2 clk Figura 0.25. Sincronizador con dos flip-flops. ebe asegurarse que las entradas cumplan los requerimientos de set-up y hold de los flip-flops del sistema sincrónico. A través de mediciones puede determinarse el funcionamiento confiable del sincronizador, y de los niveles requeridos.

8 Sistemas igitales No es recomendable conectar una entrada asincrónica a dos entradas de flip-flops, sin previamente haber sincronizado la entrada, ya que uno de los flip-flops podría no capturar la entrada, por violar ésta los requerimientos de set-up o hold. Vcc 2 clk 2 clk Figura 0.26. Entrada asincrónica conectada a dos flip-flops. El siguiente diagrama ilustra que registra el cambio de la entrada, pero no así 2. Entrada 2 CLK Figura 0.27. Violación de tiempos de hold o setup en 2.

Capítulo 0. Memorias primitivas sincrónicas 9 Índice general. CAPÍTULO 0... MEMORIAS PRIMITIVAS SINCRÓNICAS.... 0.. RELOJ... 0.2. SECUENCIAS SINCRÓNICAS.... 3 0.3. FLIP-FLOP JK... 4 0.3.. iagrama de estados... 5 0.3.2. Tabla de transiciones... 5 0.3.3. Ecuación característica... 6 0.3.4. Tabla característica... 6 0.3.5. Tabla de excitaciones... 6 0.3.6. escripción HL.... 7 0.4. FLIP-FLOP... 7 0.5. FLIP-FLOP T... 9 0.6 REUERIMIENTOS TEMPORALES.... 0 COMPARACIONES.... 2 0.7. METOOLOGÍAS E TEMPORIZACIÓN.... 2 Ejemplo de temporización.... 3 Sincronización.... 6 ÍNICE GENERAL.... 9 ÍNICE E FIGURAS... 20

20 Sistemas igitales Índice de figuras Figura 0.. Señal periódica de reloj.... Figura 0.2. Entrada estable en el momento de sincronización.... 2 Figura 0.3. Entradas estables en el momento de sincronización.... 2 Figura 0.4. Instantes de sincronización.... 2 Figura 0.5. Instantes de sincronización.... 3 Figura 0.6. Secuencias sincrónicas.... 3 Figura 0.7. Flip-flop JK disparados por cantos.... 4 Figura 0.8. Flip-flop master slave.... 4 Figura 0.9. iagrama de estados Flip-flop JK.... 5 Figura 0.0. Tabla de transiciones en Flip-flop JK.... 5 Figura 0.. Tabla característica Flip-flop JK.... 6 Figura 0.2. Tabla de excitaciones Flip-flop JK... 6 Figura 0.3. Flip-flop.... 7 Figura 0.4. Flip-flop mediante JK.... 8 Figura 0.4.a. Flip-flop JK mediante.... 8 Figura 0.5. Flip-flop T.... 9 Figura 0.6. Flip-flop T mediante un JK.... 9 Figura 0.6.a. Flip-flop T mediante.... 0 Figura 0.7. ivisor de frecuencia con Flip-flop T.... 0 Figura 0.8. Especificaciones de tiempos en flip-flops.... Figura 0.9. Flip-flops disparados por cantos de subida y bajada.... Figura 0.20. Conmutación Flip-flop y latch transparente.... 3 Figura 0.2. Modos de funcionamiento de un latch transparente.... 3 Figura 0.22. Entradas y reloj en flip-flops.... 4 Figura 0.23. Conexión cascada.... 4 Figura 0.23.a. Señales conexión cascada.... 5 Figura 0.24. Consideración del tiempo de desplazamiento del reloj.... 5 Figura 0.24.a. Consideración del tiempo de desplazamiento del reloj.... 6 Figura 0.25. Pulsador como entrada de sistema sincrónico.... 7 Figura 0.25. Sincronizador de entrada asincrónica.... 7 Figura 0.25. Sincronizador con dos flip-flops.... 7 Figura 0.26. Entrada asincrónica conectada a dos flip-flops.... 8 Figura 0.27. Violación de tiempos de hold o setup en 2.... 8