UNIVERSIDAD TECNICA FEDERICO SANTA MARIA DEPARTAMENTO DE ELECTRONICA ELO311 Estructuras de Computadores Terecer Certamen

Transcripción

1 UNVESA TECNCA FEECO SANTA AA EPATAENTO E EECTONCA EO311 Estructuras de Computadores 1. Se tiene la siguiente secuencia de instrucciones assembler PS: a) eterminar los riesgos que se producen en la ejecución de la secuencia en un procesador add $t6, $t6, $t6 segmentado. lw $t1, 5($t2) ndicando dónde se detecta cada riesgo y cómo lw $t3, 6($t1) se corrige por hardware. 70 puntos. b) Explicar el número de ciclos de reloj que son necesarios addi $t7, $t7, 1 para la correcta ejecución de la secuencia. 10 puntos. c) eordenar la secuencia, sin cambiar el algoritmo que realiza, de tal forma de optimizar la ejecución en la cañería. eterminar el número de ciclos para realizar la secuencia. 20 puntos. Solución. a) El siguiente diagrama ilustra los riesgos de datos sin considerar las correcciones que puedan efectuarse. add $t6, $t6, $t6 lw $t1, 5($t2) lw $t3, 6( $t1) addi $t7, $t7, 1 Orden de ejecución tiempo a1) a tercera debe leer $t1 que aún no ha sido actualizado por la segunda. Se detecta cuando la tercera está en decodificación y la segunda en operación. rs y son iguales a $t1, egwr=1 y además emd=1 Se corrige deteniendo el ingreso de nuevas instrucciones(no habilitando la escritura de PC) e impidiendo que avance la instrucción que está en decodificación(deshabilitando la escritura de ) y marcando como inválida la instrucción que está en decodificación, con válido igual a cero. a2) a cuarta debe leer $t3 que aún no ha sido escrito por la segunda. Solución Tercer Certamen

2 UNVESA TECNCA FEECO SANTA AA EPATAENTO E EECTONCA EO311 Estructuras de Computadores Se detecta cuando la cuarta está en decodificación y la segunda en operación. rs y 1 son iguales a $t1, egwr1=1. Se corrige anticipando out hacia A, mediante el mux AntA. a3) a cuarta debe leer $t3 que aún no ha sido actualizado por la tercera. Se detecta cuando la cuarta está en decodificación y la tercera en operación. rs y son iguales a $t3, egwr=1 y además emd=1 Se corrige deteniendo el ingreso de nuevas instrucciones(no habilitando la escritura de PC) e impidiendo que avance la instrucción que está en decodificación(deshabilitando la escritura de ) y marcando como inválida la instrucción que está en decodificación, con válido igual a cero. a4) a quinta debe leer $t3 que aún no ha sido escrito por la tercera. Se detecta cuando la quinta está en decodificación y la tercera en memoria. rs y 1 son iguales a $t3, egwr1=1. Se corrige anticipando out hacia A, mediante el mux AntA. a5) a quinta debe leer $t4 que aún no ha sido actualizado por la cuarta. Se detecta cuando la quinta está en decodificación y la cuarta en operaciones. rt y son iguales a $t4, egwr=1 y Cop =sw. Se corrige, almacenando rt en. Y la corrección se efectúa cuando la cuarta está en memoria y la quinta en operación(con egwr1=1, emwr=1, 1 = ) llevando out a, mediante la activación del mux controlado por Ant. Considerando las detenciones los riesgos de datos se reducen, como muestra el siguiente diagrama. Ahora sólo se tienen tres riesgos: a11) Segunda en memoria, tercera en decodificación 1 = rs, egwr1=1 se anticipa out hacia A. a12) Tercera en memoria, cuarta en decodificación. 1=rt, egwr1=1 se anticipa out hacia B. a13) Cuarta en memoria, quinta en operaciones. 1=, emwr=1, se anticipa out hacia. Solución Tercer Certamen

3 UNVESA TECNCA FEECO SANTA AA EPATAENTO E EECTONCA EO311 Estructuras de Computadores tiempo [ciclos de reloj] add $t6, $t6, $t6 lw $t1, 5($t2) lw $t3, 6($t1) sale aire de la cañería termina lw $t3,6($t1) termina sw $t4,0($t3) addi $t7, $t7, 1 nstrucción que es leída En el cuarto ciclo se detecta condición de detención, por lo tanto en el quinto ciclo vuelve a decodificarse la instrucción lw $t3, 6($t1); también se realiza(de nuevo) la búsqueda de la instrucción ; se realiza en la parte de control de operaciones la acción de invalidar las órdenes que modifican el estado(egwr1 queda igual a cero, en este caso); en la parte de datos de operaciones se realizan acciones mudas para lw $t3, 6($t1), se calcula la dirección efectiva. En el sexto ciclo se detecta condición de detención, por lo tanto en el séptimo ciclo vuelve a decodificarse la instrucción ; también se realiza(de nuevo) la búsqueda de la instrucción ; y se realiza en la parte de control de operaciones la acción de invalidar las órdenes que modifican el estado(egwr1 queda igual a cero, en este caso); en la parte de datos de operaciones se realizan las acciones para, se calcula la suma de $t2 con $t3. En el séptimo y noveno ciclo sale una burbuja de la cañería; es decir, no se completa la ejecución de una instrucción. Se pierden dos ciclos en la ejecución de esta secuencia de instrucciones. Solución Tercer Certamen

4 UNVESA TECNCA FEECO SANTA AA EPATAENTO E EECTONCA EO311 Estructuras de Computadores b) Observando el diagrama anterior, la secuencia se realiza en 12 ciclos del reloj. c) Cambiando el orden de la secuencia de instrucciones: tiempo[ciclos de reloj] lw $t1, 5($t2) add $t6, $t6, $t6 lw $t3, 6( $t1) addi $t7, $t7, 1 nstrucción que es leída as operaciones sobre los registros $t6 y $t7, no interactúan con el resto de las instrucciones y pueden cambiarse de lugar en la secuencia. a ubicación después de las instrucciones lw, permiten ahora que la secuencia se efectue sin detenciones. Entre la primera y la tercera se anticipa el valor del registro $t1 desde la memoria hacia el registro A previo a la unidad de operaciones y no es necesario efectuar una detención. Entre la tercera y la quinta se anticipa el valor del registro $t3 desde la memoria hacia el registro B previo a la unidad de operaciones y no es necesario efectuar una detención. Entre la quinta y la sexta se adelanta desde la memoria el valor del registro $t4 hacia el registro previo a la unidad de memoria. Considerando que la instrucción store word, ocupa cuatro ciclos en su ejecución, se requieren ahora 9 ciclos de reloj para realizar la secuencia. Solución Tercer Certamen

5 UNVESA TECNCA FEECO SANTA AA EPATAENTO E EECTONCA EO311 Estructuras de Computadores 2. Para el procesador multiciclo, visto en las clases, efectuar las modificaciones al hardware(si son necesarias), para que pueda ejecutarse la instrucción que efectúa las siguientes transferencias lógicas: dobleintercambio: [rs] [rt]; [rd] [sa]; PC = PC + 4; onde sa es el campo shift amount de la instrucción de tipo. El contenido de [rs] debe ser escrito en [rt]; y el contenido de [rt] debe ser escrito en [rs]. El contenido de [rd] debe ser escrito en [sa]; y el contenido de [sa] debe ser escrito en [rd]. No puede modificarse la estructura interna del arreglo de registros. a) eterminar las modificaciones necesarias al camino de datos, del procesador multiciclo, visto en clases. 25 puntos. b) ndicar las secuencias de transferencias físicas, separadas por ciclo, para realizar la instrucción. eterminar el número de ciclos para ejecutar la instrucción. 25 puntos. c) ndicar los valores de las señales de control, separadas por ciclo, para realizar la instrucción. 25 puntos. d) ibujar las modificaciones al diagrama de estados y escribir el microprograma, con la notación vista en clases, indicar todas las líneas que ejecutan la instrucción. 25 puntos. Solución: a) odificando la unidad de memoria tal que puedan colocarse en el busw los contenidos de los registros A y B. odificando el mux de entrada a la dirección de registro a tal que puedan efectuarse: A= [rs] y A=[rd]. odificando el mux de entrada a la dirección de registro b tal que puedan efectuarse: B= [rt] y B=[sa]. odificando el mux de entrada a la dirección de registro w tal que puedan efectuarse: [rs]=busw, [rt]=busw, [rd]=busw, y [sa]=busw. Solución Tercer Certamen

6 UNVESA TECNCA FEECO SANTA AA EPATAENTO E EECTONCA EO311 Estructuras de Computadores emwr emd WE emtoeg 0 S B Addr emoria atos in out 1 busw A B 2 3 Srca Srcb egst egwr WE A WE B rs 0 rd 1 rt 0 1 sa rd 0 rt 1 rs 2 sa W a b 32 egistros 32-bit w WE Equal 32 busa 32 busb A B busw 32 b) Transferencias físicas. dobleintercambio: [rs] [rt]; [rd] [sa]; PC = PC + 4; = emnst[pc], PC = PC+4; A=[rs], B=[rt]; [rs] = B; [rt] = A; A=[rd], B=[sa]; [rd] = B; [sa] = A; Unidad nstrucción. Unidad egistros. ectura. Unidad egistros. Escritura. Unidad egistros. Escritura. Unidad egistros. ectura. Unidad egistros. Escritura. Unidad egistros. Escritura. Solución Tercer Certamen

7 UNVESA TECNCA FEECO SANTA AA EPATAENTO E EECTONCA EO311 Estructuras de Computadores Se requieren 7 ciclos para realizar la nueva instrucción. d) Señales de control. dobleintercambio: [rs] [rt]; [rd] [sa]; PC = PC + 4; npc_sel = +4, WE PC, WE ; Srca= rs, Srcb= rt, WE A, WE B ; egst = "rs", emtoreg="b", egwr. egst = "rt", emtoreg="a", egwr. Srca= rd, Srcb= sa, WE A, WE B ; egst = "rd", emtoreg="b", egwr. egst = "sa", emtoreg="a", egwr. Unidad nstrucción. Unidad egistros. ectura. Unidad egistros. Escritura. Unidad egistros. Escritura. Unidad egistros. ectura. Unidad egistros. Escritura. Unidad egistros. Escritura. d) iagrama de estados j dobleintercambio add T T0 sub ori load sw beq writereg 0100 Cero Cero Cero Cero Cero Cero Solución Tercer Certamen

8 UNVESA TECNCA FEECO SANTA AA EPATAENTO E EECTONCA EO311 Estructuras de Computadores icroprograma: fetch: = emnst[pc], PC = PC+4; µpc = µpc +1; A=[rs], B=[rt],if(COp == J) PC = (PC)&0xF add_26*4, µpc = T0[OP]; dobleintecambio: [rs] = B, µpc = µpc +1; [rt] = A, µpc = µpc +1; A=[rd], B=[sa], µpc = µpc +1; [rd] = B, µpc = µpc +1; [sa] = A, µpc = 0. Solución Tercer Certamen