Diseño Procesador Monociclo
|
|
- María Jesús Ayala Guzmán
- hace 7 años
- Vistas:
Transcripción
1 Diseño Procesador Monociclo
2 Especificación de la arquitectura del repertorio de instrucciones y de las instrucciones que podrá ejecutar el procesador. Modelo Carga-Almacenamiento.
3 Se implementará el procesador considerando las instrucciones: Suma, resta y slt (R) add rd, rs, rt sub rd, rs, rt slt rd, rs, rt Or inmediato (I) ori rt, rs, inm6
4 Se implementará el procesador considerando las instrucciones: Carga y Almacenamiento (I). lw sw rt, inm6(rs) rt, inm6(rs) Bifurcación (I). beq rs, rt, rótulo Salto incondicional. (J) j rótulo
5 Manual de Programación MIPS reducido.
6 Trasferencias Lógicas add R[rd] = R[rs] + R[rt]; PC = PC + 4 sub R[rd] = R[rs] R[rt]; PC = PC + 4 slt R[rd] = R[rs] < R[rt]? : ; PC = PC + 4 ori R[rt] = R[rs] or zero_ext(inm6); PC = PC + 4 lw R[rt] = MEM[ R[rs] + sign_ext(inm6)]; PC = PC + 4 sw MEM[ R[rs] + sign_ext(inm6) ] = R[rt]; PC = PC + 4 beq if ( R[rs] = = R[rt] ) j PC = (PC +4)+[sign_ext(Inm6)]*4; else PC = PC + 4 PC = (PC +4)&xF + add_26*4 6
7 Recursos Combinacionales Unidad Aritmético Lógica AluCtr[2..] Resultado Función AluCtr Binvert Operación ALU OpA OpA & OpB and OpA OpB or Resultado OpA + OpB OpA - OpB add sub OpB OpA < OpB? : slt 7
8 Recursos Combinacionales Sumador que permita calcular PC+4 PC Suma PC+4 4 8
9 Recursos Combinacionales Unidad Extensora ExtOp ExtOp Op. de zero_ext(inm6) Inm6 Extensor Op sign_ext(inm6) Operando de bits 9
10 Recursos Combinacionales Diseño Extensor lógico y aritmético tierra bit 5 de Inm6 <5..> Inm6 ExtOp <3..6> de Op <3..> de Op
11 Recursos Combinacionales Multiplexores CtrMux Out CtrMux S S S2 S S Out S2 2
12 Recursos Combinacionales Multiplexores. Implementación. Di C C Out_i Ai Bi Ci Di Ci Bi Ai C Out_i C 2
13 Recursos Combinacionales Detector Igualdad OpA OpB Detector de Igualdad Equal B2 A2 B A B A A=B 3
14 Recursos Almacenamiento. Memorias Una memoria para almacenar las instrucciones (ROM). Una memoria para leer y escribir datos (RAM). Diseño inicial se elige tener recursos separados aunque podría ocuparse una sola memoria para datos e instrucciones. 4
15 Recursos Almacenamiento. Memorias Inactivo MemRd MemWr MemRd Dirección Inactivo WrEn AddrI Rd Memoria Instrucciones Dout Dirección Din WrEn Rd AddrD Memoria Datos Dout 5
16 Recursos Almacenamiento. Registros. Arreglo Registros Rs Rt Rw busw Ra Rb Rw RegWr WE Registros -bit busa busb R[Rw] = busw busa = R[ Ra ] busb = R[ Rb ] 6
17 Diseño del arreglo de Registros. 7
18 Recursos Almacenamiento. Registros. Contador de Programa WE RIn PC ROut 8
19 Camino Datos. Determinación del próximo valor del PC. PC = PC + 4 Suma WEPC PC PC+4 PC 4 9
20 Camino Datos. Determinación del próximo npc_sel[..] valor del PC. Bifurcaciones y salto. 4 PC npcsel Inm6 SigExt << 2 2 PC = PC +4 (PC+4)[3..28] PC = PC +4 + [Sign_ext(Inm6)]*4 PC = (PC +4)&xF+(addr_26*4) Addr26.. 2
21 Camino de datos entre PC y Memoria de Programa. <3..26> COp WE PC <5..> Funct "" <5..> Inm6 <5..> Rd PC AddrI Rd Memoria Instrucciones busir <2..6> Rt <25..2> Rs <25..> add_26 2
22 Unidad que determina la próxima instrucción a ejecutar, con la memoria de instrucciones. 4 SigExt <<2 Inm6 (PC+4)[3..28] add_26.. npc_sel 2 PC WE PC "" Rd AddrI busir Memoria Instrucciones COp <3..26> <5.. > <25..2> <2..6> <5..> <5..> <25..> add_26 Funct rs rt rd Inm6 Rs 22
23 Abstracción del diagrama anterior en un bloque que determina y decodifica la instrucción a ejecutar, y que además calcula la dirección de la próxima instrucción a realizar. npc_sel Unidad de Instrucción busir <3..26> COp <5..> Inm6 <5..> rd <2..6> rt <25..2> rs 23
24 Camino de Datos para operaciones de tipo R. Arreglo de registros y la unidad aritmético lógica, para poder realizar las transferencias físicas que implementan las operaciones de suma y resta. RegWr AluCtr rs rt RW = rd busw Ra Rb RW W WE Registros -bits busa busb AluOut 24
25 Modificaciones al camino de datos para poder procesar instrucciones inmediatas. RegDst RegWr ExtOp AluSrc AluCtr rd rt Inm6 rs rt RW busw Ra Rb Rw WE Registros -bit Extensor busa busb Op AluOut 25
26 Camino de datos para acceder la memoria de datos. RegDst RegWr ExtOp AluSrc AluCtr MemWr MemtoReg MemRd rd rt Inm6 busw Ra WE Rb Registros RW -bits 5 rs 5 rt 5 RW Op Extensor busa busb Din AluOut Addr WrEn Rd Memoria Datos Dout 26
27 Detector de igualdad de busa y busb RegDst RegWr ExtOp Equal AluSrc AluCtr MemWr MemtoReg MemRd rd rt Inm6 busw 5 rs Ra WE 5 rt Rb Registros 5 RW RW -bits Extensor busa Igual busb Op Din AluOut AddrD WrEn Rd Memoria Datos Dout 27
28 Simplificación Considerando unidades Unidad Instrucción npc_sel WE PC COp <3..26> Funct 4 SigExt <<2 Inm6 (PC+4)[3..28] add_26 2 PC "" Rd AddrI busir Memoria Instrucciones <5.. > <25..2> <2..6> <5..> <5..> <25..> rs rt rd.. add_26 Inm6 Rs 28
29 Simplificación Considerando unidades Unidad Registros RegDst RegWr rs rt rd RW Ra Rb Rw WE Registros -bit busa busb busw 29
30 Simplificación Considerando unidades Unidad Operaciones ExtOp Equal AluSrc AluCtr busa Igual busb AluOut Extensor Op busb Inm6 3
31 Simplificación Considerando unidades Unidad Memoria MemWr MemRd MemtoR eg AddrD Memoria Datos Dout busw Din 3
32 Procesador Monociclo Procesador Monociclo Esquema General Esquema General Memoria Memoria Datos Datos Dout Dout MemRd MemRd MemWr MemWr MemtoReg MemtoReg AddrD AddrD Din Din busw busw RW RW R a Rb Rb Registros Registros -bit -bit busw busw WE WE RegWr RegWr RegDst RegDst Inm6 Inm6 Alu Alu Out Out AluSrc AluSrc Op Op Extensor Extensor AluCtr AluCtr Igual Igual Equal Equal bus bus B busa busa busb busb ExtOp ExtOp <25..2> <25..2> <2..6> <2..6> <5..> <5..> <5..> <5..> <25..> <25..> <3..26> <3..26> P C Sig SigExt*4 Ext*4 4 (PC+4)[3..28] (PC+4)[3..28] npc_sel npc_sel AddrI AddrI Memoria Memoria Instruc- Instrucciones ciones busir busir Rd Rd "" "" Inm6 Inm6 add_26 add_26 WE WE PC PC <5.. > <5.. > Funct Funct COp COp rs rs rt rt rd rd Inm6 Inm6 add_26 add_26 4
33 Esquema General por unidad npc_sel WEPC RegDst Unidad de Control AluSrc RegWr ExtOp AluCtr MemWr MemRd MemtoReg COp+ Funct Equal Unidad de Instrucción rs rt rd busw Inm6 Unidad Registros busa busb Unidad de Operaciones AluOut Din AddrD Memoria Datos Dout Reloj 33
34 Transferencias físicas de datos. Cada transferencia lógica se implementa como un conjunto de transferencias físicas. Transferencia física es la descripción de un movimiento de datos entre los recursos del camino de datos. Muestra lo que sucede en el camino de datos. 34
35 Transferencias físicas de datos. Movimientos son debidos a: Conexiones permanentes entre recursos Señales de control. Para cada instrucción: Se hace referencia a través de un mnemónico. Se anota la transferencia lógica. Y luego el conjunto de transferencias físicas que la desarrollan. 35
36 Transferencias físicas de datos. Las transferencias físicas se agrupan de acuerdo a la unidad en que se realizan. Se muestran por líneas, pero toda la electrónica que las representa está funcionando en paralelo, y la información fluye en serie a través de los recursos. 36
37 Transferencias físicas de datos. ADD: R[rd] R[rs] + R[rt]; PC PC + 4 AddrI=PC, busir=meminst[addri], PC=PC+4, Unidad Instrucción. Ra=rs, Rb=rt, RW=rd, busa=r[ra], busb=r[rb], Unidad Registros. Lectura. AluOut=add(busA, busb), Unidad Operaciones. busw=aluout, R[RW]=busW. Unidad Registros. Escritura. SUB: R[rd] R[rs] R[rt]; PC PC + 4 AddrI=PC, busir=meminst[addri], PC=PC+4, Unidad Instrucción. Ra=rs, Rb=rt, RW=rd, busa=r[ra], busb=r[rb], Unidad Registros. Lectura. AluOut= sub(busa, busb), Unidad Operaciones. busw=aluout, R[RW]=busW. Unidad Registros. Escritura. 37
38 Transferencias físicas de datos. SLT: R[rd] R[rs] < R[rt]? : ; PC PC + 4 AddrI=PC, busir=meminst[addri], PC=PC+4, Ra=rs, Rb=rt, RW=rd, busa=r[ra], busb=r[rb], AluOut=slt(busA, busb), busw=aluout, R[RW]=busW. Unidad Instrucción. Unidad Registros. Lectura. Unidad Operaciones. Unidad Registros. Escritura. ORI: R[rt] R[rs] zero_ext(inm6); PC PC + 4 AddrI=PC, busir=meminst[addri], PC=PC+4, Unidad Instrucción. Ra=rs, RW=rt, busa=r[ra], Unidad Registros. Lectura. Op = zero_ext(inm6), AluOut=or(busA, Op), Unidad Operaciones. busw=aluout, R[RW]=busW. Unidad Registros. Escritura. 38
39 Transferencias físicas de datos. LOAD: R[rt] MEM[ R[rs] + sign_ext(inm6)]; PC PC + 4 AddrI=PC, busir=meminst[addri], PC=PC+4, Ra=rs, RW=rt, busa=r[ra], Op = signext(inm6), AluOut=add(busA, Op), AddrD=AluOut, Dout = MemDat[AddrD], busw=dout, R[RW]=busW. Unidad Instrucción. Unidad Registros. Lectura. Unidad Operaciones. Unidad Memoria Datos. Unidad Registros. Escritura. STORE: MEM[ R[rs] + sign_ext(inm6)] R[rt]; PC PC + 4 AddrI=PC, busir=meminst[addri], PC=PC+4, Ra=rs, Rb=rt, busa=r[ra], busb=r[rb], Op = signext(inm6), AluOut= add(busa, Op), AddrD=AluOut, Din = busb, MemDat[AddrD]=Din. Unidad Instrucción. Unidad Registros. Lectura. Unidad Operaciones. Unidad Memoria Datos. 39
40 Transferencias físicas de datos. BEQ: if ( R[rs] == R[rt] ) PC (PC +4)+ sign_ext(inm6)] *4 else PC PC + 4 AddrI=PC, busir=meminst[addri], Ra=rs, Rb=rt, busa=r[ra], busb=r[rb], if (Equal) PC = (PC +4)+ sign_ext(inm6)] *4 else PC=PC+4. Unidad Instrucción. Unidad Registros. Lectura. Unidad Operaciones. Unidad Instrucción. J UMP: PC (PC +4)&xF+ add_26 *4 AddrI=PC, busir=meminst[addri], PC = (PC +4)&xF+ add_26 *4. Unidad Instrucción. Unidad Instrucción 4
41 Transferencias físicas de datos. Valores Conceptuales que toman las Señales de Control npc_sel: "+4","Branch","Jump" Unidad Instrucción. WEPC: "" Escribe en registro PC. Unidad Instrucción. RegDst: rt, rd Unidad Registros. Lectura. ExtOp: zero, sign Unidad Operaciones. AluSrc: "busb","op" Unidad Operaciones. AluCtr: add, sub, or, slt Unidad Operaciones. MemWr: "" Escribe en la memoria. Unidad Memoria Datos. MemRd: "" Lee desde la memoria de datos. Unidad Memoria Datos. MemtoReg:"alu","mem" Unidad Registros. Escritura. RegWr: "" escribe busw en el registro Unidad Registros. Escritura. especificado en RW. 4
42 Valores de las señales de control para activar las transferencias lógicas. Valores que toman las señales de control para desarrollar las diferentes transferencias lógicas necesarias para cada instrucción. 42
43 Valores de las señales de control para activar las transferencias lógicas. ADD: R[rd] R[rs] + R[rt]; PC PC + 4 npc_sel = +4, WEPC =, RegDst = "rd", AluSrc = "busb", AluCtr = add, ExtOp=, MemWr=, MemRd=, Memtoreg="alu", RegWr=. Unidad Instrucción. Unidad Registros. Lectura. Unidad Operaciones. Unidad Memoria Datos. Unidad Registros. Escritura. SUB: R[rd] R[rs] R[rt]; PC PC + 4 npc_sel = +4, WEPC=, RegDst = "rd", AluSrc = "busb", AluCtr = sub, ExtOp=, MemWr=, MemRd=, Memtoreg="alu", RegWr=. Unidad Instrucción. Unidad Registros. Lectura. Unidad Operaciones. Unidad Memoria Datos. Unidad Registros. Escritura. 43
44 Valores de las señales de control para activar las transferencias lógicas. SLT: R[rd] R[rs] < R[rt]? : ; PC PC + 4 npc_sel = +4, WEPC=, RegDst = "rd", AluSrc = "busb", AluCtr = slt, ExtOp=, MemWr=, MemRd=, Memtoreg="alu", RegWr=. Unidad Instrucción. Unidad Registros. Lectura. Unidad Operaciones. Unidad Memoria Datos. Unidad Registros. Escritura. ORI: R[rt] R[rs] + zero_ext(inm6); PC PC + 4 npc_sel = +4, WEPC =, RegDst = "rt", AluSrc = "Op", ExtOp = zero, AluCtr = or, MemWr=, MemRd=, Memtoreg="alu", RegWr=. Unidad Instrucción. Unidad Registros. Lectura. Unidad Operaciones. Unidad Memoria Datos. Unidad Registros. Escritura. 44
45 Valores de las señales de control para activar las transferencias lógicas. LOAD: R[rt] MEM[ R[rs] + sign_ext(inm6)]; PC PC + 4 npc_sel = +4, WEPC=, RegDst = "rt", AluSrc = "Op", ExtOp = sign, AluCtr = add, MemRd=, MemWr=, Memtoreg="mem", RegWr=. Unidad Instrucción. Unidad Registros. Lectura. Unidad Operaciones. Unidad Memoria Datos. Unidad Registros. Escritura. STORE: MEM[ R[rs] + sign_ext(inm6)] R[rt]; PC PC + 4 npc_sel = +4, WEPC =, Unidad Instrucción. RegDst =, Unidad Registros. Lectura. AluSrc = "Op", ExtOp = sign, AluCtr = add, Unidad Operaciones. MemWr=, MemRd=, Unidad Memoria Datos. Memtoreg=, RegWr=. Unidad Registros. Escritura 45
46 Valores de las señales de control para activar las transferencias lógicas. BEQ: if ( R[rs] == R[rt] ) PC (PC +4) + sign_ext(inm6)] *4; else PC PC + 4 if (Equal) npc_sel= Br ; else npc_sel= +4 ; WEPC =. RegDst =, AluSrc =, ExtOp =, AluCtr =, MemWr=, MemRd=, Memtoreg=, RegWr=. Unidad Instrucción. Unidad Registros. Lectura. Unidad Operaciones. Unidad Memoria Datos. Unidad Registros. Escritura J: PC (PC +4)&xF+ add_26 *4 npc_sel = Jmp, WEPC=. RegDst =, AluSrc =, ExtOp =, AluCtr =, MemWr=, MemRd=. Memtoreg=, RegWr=. Unidad Instrucción. Unidad Registros. Lectura. Unidad Operaciones. Unidad Memoria Datos. Unidad Registros. Escritura 46
47 Clk Diagrama de tiempos para todas las instruccion es del procesador Valor anterior PC Valor anterior IR Valor anterior PC+4 Valores anteriores Señales de control Valores anteriores busa, busb Retardo Registro Nuevo valor PC+4 Nuevo valor PC Tiempo Acceso Memoria Instrucciones Nuevo valor IR Rs, Rt, Rd, Op, Inm6, add26 Tiempo Propagación Sumador Unidad de Instrucción Valores anteriores AluOut, busw Tiempo Acceso Memoria de Datos Retardo de Propagación en Unidad de Control Nuevos valores RegWr, RW, WEpc, AluCtr,... Tiempo Acceso Arreglo Registros Nuevos valores busa, busb Propagación ALU Nuevos valores de AluOut y busw en ADD, SUB, ORI Valor anterior Dout Propagación Mux Nuevos valores de Dout en Lw y M[Aluout] en Sw Propagación Mux Valor anterior Dirección de salto. Valor anterior busw Setup Registro y Skew del reloj. Nuevo valor Dirección de salto. Propagación Sumador y Mux Unidad de Instrucción Nuevo valor bus W en Lw Valor anterior Dirección de bifurcación Nuevo valor Dirección de bifurcación Propagación Detector igualdad 47
48 Diseño de la Unidad de Control. En el modelo monociclo la unidad de control es una red combinacional que tiene como entradas el código de operación-funct y la condición Equal; y como salidas las señales de Control. Unidad de Control npc_sel WE PC Cop + Funct RegDst RegWr Equal ExtOp AluSrc AluCtr MemWr MemRd MemtoReg U. Instrucción U. Registros U. Operaciones U. Memoria U.Registros Camino de Datos Reloj 48
49 Diseño de la Unidad de Control. Tabla de verdad de la Unidad de Control Monociclo Op Bnegate Operación Decimal Binario and or add 2 slt 3 sub 2 49
50 Diseño de la Unidad de Control. Tabla de verdad de la Unidad de Control Monociclo OP Funct Nemo. R add R sub R slt I ori I lw I sw I beq J j R and R slt 5
51 Diseño de la Unidad de Control. Tabla de verdad de la Unidad de Control Monociclo Op+funct Eq WE PC npc_sel Ext Op Alu Src Alu Ctr Reg Dst Mem Wr Mem Rd Mem toreg Reg Wr Add Sub Slt Ori Load Store Beq Beq Jmp Entradas 3 Salidas 3 5
52 52 Memoria Memoria Datos Datos Dou Dou t MemR MemR d MemW MemW r MemtoR MemtoR eg eg Addr Addr D Di Di n bus bus W R W R a R b Registros Registros -bit -bit 3 2 bus bus W W E Reg Reg Wr Wr RegDs RegDs t Inm6 Inm6 Al Al u O ut ut AluSrc AluSrc Op Op Extensor Extensor AluCtr AluCtr Igual Igual Equal Equal bus bus B bus bus A bus bus B ExtOp ExtOp <25..2 <25..2 > <2..6 <2..6 > <5.. <5.. > <5.. <5.. > <25.. <25.. > <3..26> <3..26> P C Sig SigExt* Ext* 4 4 (PC+4) (PC+4) [3..28] [3..28] npc_sel npc_sel Addr Addr I Memoria Memoria Instruc- Instrucciones ciones busi busi R R d " " " Inm Inm 6 add_26 add_26 WE WE PC PC <5.. <5.. > Fun Fun ct ct COp COp rs rs rt rt rd rd Inm6 Inm6 add_26 add_26 4 Salidas 3 Entradas 3 Jmp Beq Beq Store Load Ori Slt Sub Add Reg Wr Mem toreg Mem Rd Mem Wr Reg Dst Alu Ctr Alu Src Ext Op npc_sel WE PC Eq Op+funct
53 Diseño de la Unidad de Control. Tabla Resumen Unidad de Control Monociclo OP+Funct+Eq Control[2..] Obs. Add Sub Slt Ori Load Store Beq Beq Jmp 53
54 Diseño de la Unidad de Control. La implementación de la unidad de control puede ser utilizando. En base a compuertas lógicas (función mínima). Dispositivos lógicos programables (por ejemplo: GAL). O mediante EPROM. 54
Diseño de un Procesador. (Monociclo)
Capítulo 2. Diseño de un Procesador. (Monociclo) 2. Especificación de instrucciones. El primer paso es la especificación de la arquitectura del repertorio de instrucciones y de las instrucciones que podrá
Más detallesUNIVERSIDAD TECNICA FEDERICO SANTA MARIA DEPARTAMENTO DE ELECTRONICA ELO311 Estructuras de Computadores
12. Diseño de un Procesador. (Monociclo) 12.1 Especificación de instrucciones. El primer paso es la especificación de la arquitectura del repertorio de instrucciones y de las instrucciones que podrá ejecutar
Más detallesMICROPROCESADOR. Multiciclo
MICROPROCESADOR Multiciclo Ejemplo Tiempos de operación. Unidades de memoria: 10 ns. Alu y sumadores: 10 ns Archivo de registros (lectura y escritura): 5 ns. Suponiendo que los multiplexores, unidad de
Más detallesDiseño de un procesador multiciclo.
Capítulo 13. 1 Diseño de un procesador multiciclo. 13.1 Reutilización de los recursos y tiempos de ejecución de acuerdo a la instrucción. En el modelo del procesador monociclo el período del reloj se ajusta
Más detallesMicroarquitectura: DISEÑO DE SISTEMAS DIGITALES EL-3310 I SEMESTRE 2008 3. MICROARQUITECTURA: FLUJO DE DATOS Y CONTROL DEL MICROPROCESADOR
Microarquitectura: implementación multiciclo DISEÑO DE SISTEMAS DIGITALES EL-3310 I SEMESTRE 2008 3. MICROARQUITECTURA: FLUJO DE DATOS Y CONTROL DEL MICROPROCESADOR 3.1 Esquema básico de un microprocesador
Más detallesOrganización procesador MIPS
Organización procesador MIPS Organización MIPS Memoria CPU Registros FPU Registros Alu Mul Div Hi Lo U. Aritmética Traps Manejo de Memoria Organización MIPS Unidad Aritmética y Lógica (ALU). Unidad Aritmética
Más detallesArquitectura t de Computadores Clase 10: Diseño del microprocesador monociclo pt.2
Arquitectura t de Computadores Clase 10: Diseño del microprocesador monociclo pt.2 Departamento de Ingeniería de Sistemas Universidad id d de Antioquia i 2011 2 Unidad de control principal Mediante el
Más detallesArquitectura de Computadores - 2001
IV. Segmentación o Pipelining Alternativas de Implementación de Procesador 1. Procesador Uniciclo CPI = 1 Pero Período de Reloj Grande 2. Procesador Multiciclo CPI > 1 Pero Período de Reloj más Pequeño
Más detallesop rs rt inmediato 6 bits 5 bits 5 bits Tipo J: Salto incondicional op
Arquitectura MIPS: Formato de la instrucción máquina La ruta de datos la diseñaremos para un subconjunto de instrucciones del procesador MIPS, que dispone de sólo 3 formatos de diferentes de longitud fija
Más detallesUNIDAD 4: El procesador: Camino de los datos y Control.
UNIDAD 4: El procesador: Camino de los datos y Control. 4.1 Introducción El rendimiento de una máquina depende de tres factores clave: Conteo de Instrucciones, tiempo del ciclo de reloj y ciclos de reloj
Más detallesArquitecturas RISC. Arquitectura de Computadoras y Técnicas Digitales - Mag. Marcelo Tosini Facultad de Ciencias Exactas - UNCPBA
Arquitecturas RISC Características de las arquitecturas RISC Juego de instrucciones reducido (sólo las esenciales) Acceso a memoria limitado a instrucciones de carga/almacenamiento Muchos registros de
Más detallesProcesador Segmentado
Procesador Segmentado 1 Se desea ejecutar varias instrucciones, al mismo tiempo. Se dividen las etapas mediante registros, cada instrucción puede estar ejecutándose en una etapa. Cinco etapas, pueden ejecutarse
Más detallesConvenciones. Introducción. Unidades principales en la implementación. El procesador: camino de datos y control. Tipos de elementos:
Unidades principales en la implementación Data El procesador: camino de datos y control IEC UTM Moisés E. Ramírez G. 1 Register # PC Address Instruction Instruction Registers Register # ALU memory Register
Más detallesDiseño del procesador MIPS R2000
Diseño del procesador MIPS R2000 Aula Virtual IS09 Sergio Barrachina Mir Área de Arquitectura y Tecnología de Computadores Dpt. de Ingeniería y Ciencia de los Computadores Universidad Jaume I Índice 1.
Más detallesUNIDAD 5: Mejora del rendimiento con la segmentación.
UNIDAD 5: Mejora del rendimiento con la segmentación. 5.1 Un resumen de segmentación La segmentación (pipelining) es una técnica de implementación por la cual se solapa la ejecución de múltiples instrucciones.
Más detallesArquitectura e Ingeniería de Computadores
Arquitectura e Ingeniería de Computadores Tema 2 Procesadores Segmentados Curso 2-22 Contenidos Introducción: Recordatorio MPIS-DLX Excepciones y control Segmentación Riesgos: Estructurales, de datos y
Más detallesUNIVERSIDAD TECNICA FEDERICO SANTA MARIA DEPARTAMENTO DE ELECTRONICA ELO311 Estructuras de Computadores Terecer Certamen
UNVESA TECNCA FEECO SANTA AA EPATAENTO E EECTONCA EO311 Estructuras de Computadores 1. Se tiene la siguiente secuencia de instrucciones assembler PS: a) eterminar los riesgos que se producen en la ejecución
Más detallesTema 4: Diseño de un microprocesador
Tema : Diseño de un microprocesador Febrero de Tema : Diseño de un microprocesador Febrero de / 7 Índice Introducción Visión general de la implementación El camino de datos Control del camino de datos
Más detallesESTRUCTURA Y TECNOLOGÍA A DE COMPUTADORES
Universidad Rey Juan Carlos ESTRUCTURA Y TECNOLOGÍA A DE COMPUTADORES Camino de datos y control: implementación microprogramada Luis Rincón Córcoles Licesio J. Rodríguez-Aragón Programa. Introducción.
Más detallesSistema electrónico digital (binario) que procesa datos siguiendo unas instrucciones almacenadas en su memoria
1.2. Jerarquía de niveles de un computador Qué es un computador? Sistema electrónico digital (binario) que procesa datos siguiendo unas instrucciones almacenadas en su memoria Es un sistema tan complejo
Más detallesPlataformas de soporte computacional: arquitecturas avanzadas,
Plataformas de soporte computacional: arquitecturas avanzadas, sesión Diego R. Llanos, Belén Palop Departamento de Informática Universidad de Valladolid {diego,b.palop}@infor.uva.es Índice. Arquitectura
Más detallesOrganización del Computador I Verano. Control Multiciclo. Basado en el capítulo 5 del libro de Patterson y Hennessy
Organización del Computador I Verano Control Multiciclo Basado en el capítulo 5 del libro de Patterson y Hennessy Verano 2014 Profesora Borensztejn Resumen Step name Instruction fetch Instruction decode/register
Más detallesFUNDAMENTOS DE COMPUTADORES 18 de junio de Examen parcial del 2º cuatrimestre.
FUNDAMENTOS DE COMPUTADORES 18 de junio de 2014. Examen parcial del 2º cuatrimestre. Nombre DNI Apellidos Grupo Ejercicio 1 (2.5 puntos) Para el computador MIPS estudiado en clase, responder a las siguientes
Más detallesELO311 Estructuras de Computadores Digitales. Unidad Aritmética
ELO3 Estructuras de Computadores Digitales Unidad Aritmética Tomás Arredondo Vidal Este material está basado en: material de apoyo del texto de David Patterson, John Hennessy, "Computer Organization &
Más detallesIntroducción a la arquitectura de computadores
Introducción a la arquitectura de computadores Departamento de Arquitectura de Computadores Arquitectura de computadores Se refiere a los atributos visibles por el programador que trabaja en lenguaje máquina
Más detallesEstructura de Computadores
Estructura de Computadores Tema 4. El procesador Departamento de Informática Grupo de Arquitectura de Computadores, Comunicaciones y Sistemas UNIVERSIDAD CARLOS III DE MADRID Contenido Elementos de un
Más detallesMICROPROCESADOR RISC SINTETIZABLE EN FPGA PARA FINES DOCENTES
MICROPROCESADOR RISC SINTETIZABLE EN FPGA PARA FINES DOCENTES J.D. MUÑOZ1, S. ALEXANDRES1 Y C. RODRÍGUEZ-MORCILLO2 Departamento de Electrónica y Automática. Escuela Técnica Superior de Ingeniería ICAI.
Más detallesArquitectura t de Computadores
Arquitectura t de Computadores Tema 3 Segmentación (Pipelining) i 1 Índice 1. Segmentación 2. Riesgos (Hazards) 3. Forwarding 4. Implementación del pipelining 5. Tratamiento de las interrupciones 6. Complicaciones
Más detallesProcesador. Memoria. Ejemplo de un Procesador: MU0. Instrucciones. Direcciones. Registros. Datos. Instrucciones y datos SETI Tr.
Ejemplo de un Procesador: MU0 Instrucciones Registros Procesador Direcciones Instrucciones y datos Datos Memoria Tr. 306 float fir_filter(float input, float *coef, int n, float *history { int i; float
Más detallesQué es Pipelining? Es una técnica de implementación en la que se superpone la ejecución de varias instrucciones.
Qué es Pipelining? Es una técnica de implementación en la que se superpone la ejecución de varias instrucciones. Aprovecha el paralelismo entre instrucciones en una corriente secuencial de instrucciones.
Más detallesPráctica III Introducción a la descripción VHDL del procesador DLX
Departamento de Ingeniería Electrónica de Sistemas Informáticos y Automática 3 Práctica III Introducción a la descripción VHDL del procesador DLX 3.1. Implementación del procesador DLX La configuración
Más detallesCircuitos Digitales II y Laboratorio Fundamentos de Arquitectura de Computadores
Departamento de Ingeniería Electrónica Facultad de Ingeniería Circuitos Digitales II y Laboratorio Fundamentos de Arquitectura de Computadores Unidad 5: IPS Pipeline Prof. Felipe Cabarcas cabarcas@udea.edu.co
Más detallesPipelining o Segmentación de Instrucciones
Pipelining o Segmentación de Instrucciones La segmentación de instrucciones es similar al uso de una cadena de montaje en una fábrica de manufacturación. En las cadenas de montaje, el producto pasa a través
Más detallesSubsistemas aritméticos y lógicos. Tema 8
Subsistemas aritméticos y lógicos Tema 8 Qué sabrás al final del capítulo? Diseño de Sumadores Binarios Semisumadores Sumador completo Sumador con acarreo serie Sumador con acarreo anticipado Sumador /
Más detallesArquitectura de Computadores. Tema 9. Microprogramación
Arquitectura de Computadores Tema 9 Microprogramación Eduardo Daniel Cohen dcohen@arnet.com.ar http://www.herrera.unt.edu.ar/arqcom 1 Casos de Mayor complejidad. Qué pasa si hay muchos más estados y condiciones
Más detallesEl nivel ISA (II)! Conjunto de Instrucciones
El nivel ISA (II) Conjunto de Instrucciones EC-2721 Arquitectura del Computador I Que es un Conjunto de Instrucciones? Colección completa de instrucciones comprendida por un procesador Lenguaje de máquina
Más detallesIntroducción a la Computación. Capítulo 10 Repertorio de instrucciones: Características y Funciones
Introducción a la Computación Capítulo 10 Repertorio de instrucciones: Características y Funciones Que es un set de instrucciones? La colección completa de instrucciones que interpreta una CPU Código máquina
Más detalles8. Diseño de la codificación binaria del repertorio de Instrucciones.
8. Diseño de la codificación binaria del repertorio de Instrucciones. Se desea elegir los códigos binarios de las instrucciones. Esta parte, en forma indirecta especifica lo que debe realizar un programa
Más detallesArquitectura Segmentada: Conceptos básicosb
Arquitectura Segmentada: Conceptos básicosb Diseño de Sistemas Digitales EL-3310 I SEMESTRE 2008 4 ARQUITECTURA SEGMENTADA (PIPELINING) (4 SEMANAS) 4.1 Conceptos básicos de la arquitectura segmentada Paralelismo
Más detallesProgramación de Sistemas. Unidad 1. Programación de Sistemas y Arquitectura de una Computadora
Programación de Sistemas Unidad 1. Programación de Sistemas y Arquitectura de una Computadora Programación de Sistemas Arquitectura de una Computadora Componentes de un Sistema de Cómputo Un sistema está
Más detallesCarga de la instrucción / Decodificación y carga de registros (Figura 37) Instrucciones de salto condicional (Figura 40)
Inicio Carga de la instrucción / Decodificación y carga de registros (Figura 37) de acceso a la (Figura 38) de tipo R (Figura 39) de salto condicional (Figura 40) jump (Figura 41) Figura 5.36.- Una visión
Más detallesBloques Combinacionales
Bloques Combinacionales 1. Comparadores 2. Sumadores y Semisumadores 3. Multiplexores Demultiplexores 4. Codificadores Decodificadores 5. Convertidores de código 6. Generadores /comprobadores de paridad
Más detallesTema: Microprocesadores
Universidad Nacional de Ingeniería Arquitectura de Maquinas I Unidad I: Introducción a los Microprocesadores y Microcontroladores. Tema: Microprocesadores Arq. de Computadora I Ing. Carlos Ortega H. 1
Más detallesProcesadores segmentados. El DLX.
Procesadores segmentados. El DLX. Curso 2011-2012 Características de las Arquitecturas Tipos de Arquitectura Organización de la Memoria Direccionamiento de Memoria Operaciones en el Repertorio de Instrucciones
Más detallesDiscusión. Modelo de una compuerta. Arquitecturas de Computadores Prof. Mauricio Solar. Temario. ...Introducción
0-06-200 Temario Arquitecturas de Computadores Prof. Mauricio Solar 5 Componentes igitales Estructurados Introducción 2 Registros 3 Multiplexores 4 Codificadores y ecodificadores 5 Archivos de Registros
Más detallesObjetivos. Objetivos. Arquitectura de Computadores. R.Mitnik
Objetivos Objetivos Arquitecturas von Neumann Otras Unidad Central de Procesamiento (CPU) Responsabilidades Requisitos Partes de una CPU ALU Control & Decode Registros Electrónica y buses 2 Índice Capítulo
Más detallesElectrónica Digital. Fco. Javier Expósito, Manuel Arbelo, Pedro A. Hernández Dpto. de Física Fundamental y Experimental, Electrónica y Sistemas
Electrónica Digital Fco. Javier Expósito, Manuel Arbelo, Pedro A. Hernández 2001 Dpto. de Física Fundamental y Experimental, Electrónica y Sistemas UNIVERSIDAD DE LA LAGUNA ii ÍNDICE Lección 0. Introducción...1
Más detallesTEMA III: OPERACIONES CON LOS DATOS
CUESTIONES A TRATAR: Cual es la función de la unidad operativa? Es necesaria? Qué tipos de circuitos implementan la unidad operativa? Unidad operativa frente a ALU Qué es una operación de múltiple precisión?
Más detallesLa Unidad Procesadora.
La Unidad Procesadora. En un sistema digital complejo, la capa de hardware de la máquina es el nivel más bajo del modelo de capas de un sistema microcomputarizado. La unidad procesadora es una parte del
Más detallesINDICE Control de dispositivos específicos Diseño asistido por computadora Simulación Cálculos científicos
INDICE Parte I. La computadora digital: organización, operaciones, periféricos, lenguajes y sistemas operativos 1 Capitulo 1. La computadora digital 1.1. Introducción 3 1.2. Aplicaciones de las computadoras
Más detallesOperación de circuitos lógicos combinatorios.
Operación de circuitos lógicos combinatorios. 1.1 Analiza circuitos lógicos combinatorios, empleando sistemas y códigos numéricos. A. Identificación de las características de la electrónica digital. Orígenes
Más detallesINDICE Capitulo 1. Álgebra de variables lógicas Capitulo 2. Funciones lógicas
INDICE Prefacio XV Capitulo 1. Álgebra de variables lógicas 1 1.1. Variables y funciones 1 1.2. Variables lógicas 2 1.3. Valores de una variable lógica 2 1.4. Funciones de una variable lógica 3 1.5. Funciones
Más detallesFUNCIONAMIENTO DEL ORDENADOR
FUNCIONAMIENTO DEL ORDENADOR COMPUTACIÓN E INFORMÁTICA Datos de entrada Dispositivos de Entrada ORDENADOR PROGRAMA Datos de salida Dispositivos de Salida LOS ORDENADORES FUNCIONAN CON PROGRAMAS Los ordenadores
Más detallesArquitectura de Computadores. Tema 4 PROCESADORES SEGMENTADOS
Arquitectura de Computadores Tema 4 PROCESADORES SEGMENTADOS 1. Arquitecturas RISC y CISC. 2. Unidad de Control monociclo y multiciclo. 3. Segmentación. 3.1. Ruta de datos del MIPS R2000. 3.2. Control
Más detallesElectrónica Digital II. Arquitecturas de las Celdas Lógicas. Octubre de 2014
Electrónica Digital II Arquitecturas de las Celdas Lógicas Octubre de 2014 Estructura General de los FPLDs Un FPLD típico contiene un número de celdas dispuestas en forma matricial, en las cuales se pueden
Más detallesEjercicios del tema 4. El procesador
jercicios del tema 4. l procesador jercicio 1. Considere un procesador de 32 bits con una frecuencia de reloj de 500 MHz con la estructura del mostrado en el jercicio 3. La memoria se direcciona por bytes
Más detallesEstructura de Computadores. Capítulo 3b: Programación en
Estructura de Computadores Capítulo 3b: Programación en ensamblador del MIPS. José Daniel Muñoz Frías Universidad Pontificia Comillas. ETSI ICAI. Departamento de Electrónica y Automática Estructura de
Más detallesSistemas Digitales I Taller No 2: Diseño de Circuitos combinacionales usando VHDL
UNIVERSIDAD INDUSTRIAL DE SANTANDER Escuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones Sistemas Digitales I Taller No 2: Diseño de Circuitos combinacionales usando VHDL Profesor: Carlos
Más detallesMICROCONTROLADORES PIC16F84 ING. RAÚL ROJAS REÁTEGUI
MICROCONTROLADORES PIC16F84 ING. RAÚL ROJAS REÁTEGUI DEFINICIÓN Es un microcontrolador de Microchip Technology fabricado en tecnología CMOS, completamente estático es decir si el reloj se detiene los datos
Más detallesAUTOMATIZACION. Reconocer la arquitectura y características de un PLC Diferenciar los tipos de entradas y salidas MARCO TEORICO. Estructura Interna
AUTOMATIZACION GUIA DE TRABAJO 3 DOCENTE: VICTOR HUGO BERNAL UNIDAD No. 3 OBJETIVO GENERAL Realizar una introducción a los controladores lógicos programables OBJETIVOS ESPECIFICOS: Reconocer la arquitectura
Más detallesOliverio J. Santana Jaria. Sistemas Digitales Ingeniería Técnica en Informática de Sistemas Curso Los objetivos de este tema son:
3. Circuitos aritméticos ticos Oliverio J. Santana Jaria Sistemas Digitales Ingeniería Técnica en Informática de Sistemas Curso 2006 2007 Introducción La realización de operaciones aritméticas y lógicas
Más detallesEstructura de Computadores Tema 1. Introducción a los computadores
Estructura de Computadores Tema 1. Introducción a los computadores Departamento de Informática Grupo de Arquitectura de Computadores, Comunicaciones y Sistemas UNIVERSIDAD CARLOS III DE MADRID Contenido
Más detalles4.5 Microprogramación para simplificar el diseño del control
4.5 Microprogramación para simplificar el diseño del control Para el control de la implementación multiciclos del subconjunto MIPS considerado, una máquina de estados como la mostrada en la figura 4.28
Más detallesFigura 1. Símbolo que representa una ALU. El sentido y la funcionalidad de las señales de la ALU de la Figura 1 es el siguiente:
Departamento de Ingeniería de Sistemas Facultad de Ingeniería Universidad de Antioquia Arquitectura de Computadores y Laboratorio ISI355 (2011 2) Práctica No. 1 Diseño e implementación de una unidad aritmético
Más detallesUnidad de Proceso Genérica y Unidad de Control Específica
CHAPTER Unidad de Proceso Genérica y Unidad de Control Específica Juan J. Navarro Toni Juan Introducción a los Computadores Unidad de Proceso Genérica y Unidad de Control Específica Unidad de proceso general
Más detallesOrganización Básica de un Computador y Lenguaje de Máquina
Organización Básica de un Computador y Prof. Rodrigo Araya E. raraya@inf.utfsm.cl Universidad Técnica Federico Santa María Departamento de Informática Valparaíso, 1 er Semestre 2006 Organización Básica
Más detalles6. Entrada y Salida Explicación de la interfaz entre el computador y el mundo exterior.
6. Entrada y Salida Explicación de la interfaz entre el computador y el mundo exterior. 6.1. El subsistema de E/S Qué es E/S en un sistema computador? Aspectos en el diseño del subsistema de E/S: localización
Más detalles3.8 Construcción de una ALU básica
3.8 Construcción de una ALU básica En este punto veremos como por medio de compuertas lógicas y multiplexores, se pueden implementar las operaciones aritméticas básicas de una ALU. Esencialmente en este
Más detalles3 - Arquitectura interna de un up
cei@upm.es 3 - Arquitectura interna un up Componentes básicos Lenguaje ensamblador y código máquina Ciclo básico ejecución una instrucción Algunos ejemplos Universidad Politécnica Madrid Componentes básicos
Más detallesITT-327-T Microprocesadores
ITT-327-T Microprocesadores Temporizador Programable (PIT) 8254. Temporizador/Contador Programable (PIT) 8254. Es un contador/temporizador programable diseñado para trabajar con los sistemas de microcomputadores.
Más detallesTEMA 11 MEMORIAS. CIRCUITOS LÓGICOS PROGRAMABLES
TEMA 11 MEMORIAS. CIRCUITOS LÓGICOS PROGRAMABLES 1 CLASIFICACIÓN SEGÚN SU TECNOLOGÍA 2 PARAMETROS FUNDAMENTALES DE LAS MEMORIAS Modo de acceso: Aleatorio (RAM, Random Access Memory) Serie Alterabilidad
Más detallesIntroducción Flip-Flops Ejercicios Resumen. Lógica Digital. Circuitos Secuenciales - Parte I. Francisco García Eijó
Lógica Digital Circuitos Secuenciales - Parte I Francisco García Eijó Organización del Computador I Departamento de Computación - FCEyN UBA 7 de Septiembre del 2010 Agenda 1 Repaso 2 Multimedia Logic 3
Más detallesSOLUCION Examen final IC parte B
SOLUCION Examen final IC parte B Duración de esta parte del examen: 2 horas. Presentarse a este examen significa renunciar a la nota de evaluación continua de los objetivos de nivel B. Cada ejercicio se
Más detallesAsignatura de Organización de Computadoras. Alberto Hernández Cerezo. Cristian Tejedor García. Rodrigo Alonso Iglesias. Universidad de Valladolid
Asignatura de Organización de Computadoras ARQUITECTURA MIPS SEGUNDO TRABAJO Alberto Hernández Cerezo Cristian Tejedor García Rodrigo Alonso Iglesias Universidad de Valladolid Segundo de Ingeniería Técnica
Más detallesESTRUCTURA BÁSICA DE UN ORDENADOR
ESTRUCTURA BÁSICA DE UN ORDENADOR QUÉ ES UN ORDENADOR? Un ordenador es una máquina... QUÉ ES UN ORDENADOR? Un ordenador es una máquina... QUÉ ES UN ORDENADOR? Un ordenador es una máquina... Qué son los
Más detallesABEL Para Síntesis. Dr. Juan C. Herrera Lozada
ABEL Para Síntesis Dr. Juan C. Herrera Lozada jlozada@ipn.mx Caso de Estudio 1: Diseño Combinacional ABEL permite la descripción de circuitos mediante tablas de verdad, ecuaciones y diagramas de estado.
Más detallesPipeline o Segmentación Encausada
Pipeline o Segmentación Encausada Material Elaborado por el Profesor Ricardo González A partir de Materiales de las Profesoras Angela Di Serio Patterson David, Hennessy John Organización y Diseño de Computadores
Más detallesImplementación de instrucciones para el procesador MIPS de ciclo único.
Implementación de instrucciones para el procesador MIPS de ciclo único. 1. Introducción. El MIPS (Microprocessor without Interlock Pipeline Stages) es un conocido tipo de procesador de arquitectura RISC
Más detallesRegistros y Contadores
Registros y Contadores Mario Medina C. mariomedina@udec.cl Registros Grupos de flip-flops con reloj común Almacenamiento de datos Desplazamiento de datos Construcción de contadores simples Como cada FF
Más detallesIngeniería Informática. Ampliación de Estructura de Computadores. Curso 2010-2011. 6.1 Introducción a la segmentación de Instrucciones.
SEGMENTACIÓN 6.1 Introducción a la segmentación de Instrucciones. La segmentación o pipeline es una técnica de realización de procesadores por la cual se solapa la ejecución de las instrucciones. Hoy en
Más detallesTest: Conteste exclusivamente en HOJA DE LECTURA ÓPTICA. No olvide marcar que su tipo de examen es A.
MATERIAL PERMITIDO: los libros Estructura y tecnología de computadores y Problemas de estructura y tecnología de computadores, ed. Sanz y Torres, y calculadora. NO SE PERMITEN FOTOCOPIAS. INSTRUCCIONES:
Más detallesTema 15 ELECTRÓNICA DIGITAL. PROCESADORES DIGITALES (PARTE 2A) Arquitecturas Harvard y Von Neumann. Tipos de procesadores digitales
ELECTRÓNICA DIGITAL Tema 5 PROCESADORES DIGITALES (PARTE 2A) Arquitecturas Harvard y Von Neumann. Tipos de procesadores digitales SISTEMA FÍSICO DE LA DE CONTROL DE CONTROL ARQUITECTURA HARVARD CTR G M
Más detallesArquitectura de Computadores y laboratorio Clase 15: Arquitectura MIPS Pt.3. Departamento de Ingeniería de Sistemas Universidad de Antioquia 2011 2
Arquitectura de Computadores y laboratorio Clase 15: Arquitectura MIPS Pt.3 Departamento de Ingeniería de Sistemas Universidad de Antioquia 2011 2 Instrucciones de control de flujo Arquitectura de Computadores
Más detallesARQUITECTURA DE COMPUTADORES CAPÍTULO 2. PROCESADORES SEGMENTADOS
ARQUIECURA DE COMPUADORES P2.1. Se tiene un sencillo sistema RISC con control en un único ciclo (similar al descrito en la asignatura). Las instrucciones son de 32 bits y los bits se distribuyen como en
Más detallesTutoría 2. Banco de memoria de 8 y 16 bits (8086)
Tutoría 2. Banco de memoria de 8 y 16 bits (8086) RESUMEN Cuando el procesador opera en modo mínimo, éste genera las señales de control para la memoria y los dispositivos de E/S. [1, pág. 292]. Para utilizar
Más detallesELO311 Estructuras de Computadores Digitales. Operaciones MIPS para Control de flujo
ELO311 Estructuras de Computadores Digitales Operaciones MIPS para Control de flujo Tomás Arredondo Vidal Este material está basado en: material de apoyo del texto de David Patterson, John Hennessy, "Computer
Más detallesINDICE Programa Entrada Unidad de control Unidad aritmética y lógica (ALU)
INDICE Capitulo 1. Qué es un computador? 1.1. Introducción 1 1.2. El computador como dispositivo electrónico 2 1.3. Cómo se procesa la información? 3 1.4.Diagrama de bloques de un computador 1.4.1. Información
Más detallesUNIDAD 3 ARQUITECTURA DEL Z80. Microprocesadores Otoño 2011
1 UNIDAD 3 ARQUITECTURA DEL Z80 Microprocesadores Otoño 2011 Contenido 2 Arquitectura interna del Z-80 Interface Ciclos de máquina y temporización del bus de comunicación. Conjunto de Instrucciones Arquitectura
Más detallesInstituto Tecnológico de Morelia
Instituto Tecnológico de Morelia Arquitectura de Computadoras Unidad 1a Programa 1 Modelo de arquitecturas de cómputo. 1.1 Modelos de arquitecturas de cómputo. 1.1.1 Clásicas. 1.1.2 Segmentadas. 1.1.3
Más detallesTEMA 6 ARITMÉTICA BINARIA Y CIRCUITOS ARITMÉTICOS
TEMA 6 ARITMÉTICA BINARIA Y CIRCUITOS ARITMÉTICOS . ARITMÉTICA BINARIA. Aritmética binaria básica a) Suma binaria.sea C i el acarreo (carry) generado al sumar los bits A i B i (A i +B i ) 2. Sea i= y C
Más detallesCURSO: ELECTRÓNICA DIGITAL UNIDAD 2: SISTEMAS COMBINATORIOS - TEORÍA PROFESOR: JORGE ANTONIO POLANÍA 1. CIRCUITOS ARITMÉTICOS
CURSO: ELECTRÓNICA DIGITAL UNIDAD 2: SISTEMAS COMBINATORIOS - TEORÍA PROFESOR: JORGE ANTONIO POLANÍA En Electrónica digital se tienen sistemas combinatorios y sistemas secuenciales. Un sistema combinatorio
Más detallesPROBLEMA VHDL. 7 dig1. dig2. Entradas : Señales a[3..0] y b [3..0] en código GRAY Salida : Señales Dig1[6..0] y Dig2[6..0] para los visualizadores
LAB. Nº: 4 HORARIO: H-441 FECHA: 2/10/2005 Se tienen 2 números en Código GRAY de 4 bits. Se requiere diseñar un circuito que obtenga la suma de estos 2 números y que muestre el resultado en formato BCD
Más detallesTEMA 1 INTRODUCCIÓN A LOS SISTEMAS DIGITALES
TEMA 1 INTRODUCCIÓN A LOS SISTEMAS DIGITALES Exponer los conceptos básicos de los fundamentos de los Sistemas Digitales. Asimilar las diferencias básicas entre sistemas digitales y sistemas analógicos.
Más detallesTema 1 Introducción. Arquitectura básica y Sistemas Operativos. Fundamentos de Informática
Tema 1 Introducción. Arquitectura básica y Sistemas Operativos Fundamentos de Informática Índice Descripción de un ordenador Concepto básico de Sistema Operativo Codificación de la información 2 1 Descripción
Más detallesTema 4. La Unidad de Control
Tema 4. Arquitectura de Computadores Curso 2009-2010 Transparencia: 2 / 73 Índice Operaciones elementales Computador elemental Memoria principal Banco de registros Unidad aritmético-lógica Unidad de direccionamiento
Más detallesLABORATORIO DE ARQUITECTURA DE COMPUTADORES. I. T. I. SISTEMAS / GESTIÓN GUÍA DEL ALUMNO
LABORATORIO DE ARQUITECTURA DE COMPUTADORES. I. T. I. SISTEMAS / GESTIÓN GUÍA DEL ALUMNO Práctica 2: La Unidad Aritmético - Lógica Objetivos Comprender cómo se realiza un sumador con propagación de acarreo
Más detallesConceptos de Arquitectura de Computadoras Curso 2015
PRACTICA 1 Assembly, Instrucciones, Programas, Subrutinas y Simulador MSX88 Objetivos: que el alumno Domine las instrucciones básicas del lenguaje assembly del MSX88. Utilice los diferentes modos de direccionamiento.
Más detallesSelectRAM+memory Bloques de memoria RAM En las FPGAs Spartan IIE
1 SelectRAM+memory Bloques de memoria RAM En las FPGAs Spartan IIE tiempo de acceso RAM, algunas veces se usa cerrojo en el Juan Manuel Narváez Sánchez, Carlos Andrés Moreno Tenjica, Estudent Member IEEE
Más detallesISA (Instruction Set Architecture) Arquitectura del conjunto de instrucciones
ISA (Instruction Set Architecture) Arquitectura del conjunto de instrucciones Instruction Set Architecture (ISA) Arquitectura del conjunto de instrucciones software Conjunto de instrucciones hardware Universidad
Más detallesUnidad I: Organización del Computador. Ing. Marglorie Colina
Unidad I: Organización del Computador Ing. Marglorie Colina Arquitectura del Computador Atributos de un sistema que son visibles a un programador (Conjunto de Instrucciones, Cantidad de bits para representar
Más detalles