Procesadores segmentados. El DLX.

Transcripción

1 Procesadores segmentados. El DLX. Curso

2 Características de las Arquitecturas Tipos de Arquitectura Organización de la Memoria Direccionamiento de Memoria Operaciones en el Repertorio de Instrucciones

3 Tipos de Arquitecturas Hasta los 80 s: Pila o Acumulador Tras los 80 s: Registro-Memoria o Registro-Registro Registros: Más rápidos que la memoria Más fácil de usar para los compiladores

4 Organización de la Memoria La memoria se organiza en bytes Palabra: Ancho de memoria (máxima información legible en una operación). Siempre es múltiplo de 2 n bytes. Cada byte tiene una dirección. Cómo se identifica la dirección de la palabra completa?. Dos alternativas: Big Endian: La dirección de la palabra es la del byte más significativo. Little Endian: La dirección de la palabra es la del byte menos significativo.

5 Modos de Direccionamiento

6 Tipos de Operaciones Aritméticas y Lógicas Transferencia de Datos Control Llamadas al sistema Punto Flotante En general, las operaciones que más se ejecutan suelen ser las más sencillas

7 El DLX Arquitectura orientada a registro (de 32 bits): 32 registros de propósito general (GPR): R0, R1, R0 contiene siempre el valor registros de Punto Flotantes (FPR): F0, F1, Utilizables como registros de 64 bits por pares: F0, F2,... Tipos de datos (en bits): 8: Byte 16: Media palabra 32: Palabra 64: Doble palabra

8 El DLX Registros especiales: PC, IR Memoria direccionable al byte. Ancho de memoria: 32 bits (bus de datos). Bus de direcciones: 32 bits 2 32 bytes. Organización Big Endian. Modos de direccionamiento: Registro Ej.: ADD R1,R2,R3 Inmediato Ej.: SUBI R1,R2,#5 Desplazamiento Ej.: LW R1,30(R2)

9 Formatos de Instrucción en el DLX Tres formatos de instrucción: Igual longitud Igual tamaño de opcode

10 Operaciones de acceso a memoria en el DLX

11 Operaciones aritmético-lógicas en el DLX

12 Operaciones de bifurcación en el DLX

13 Ruta de datos del DLX

14 DLX: Etapas en la ejecución de instrucciones Toda instrucción puede ser ejecutada en 5 ciclos de reloj, siguiendo estas etapas: IF: Búsqueda de la instrucción ID: Decodificación EX: Ejecución MEM: Acceso a memoria WB: Escritura de resultados

15 Etapa IF Se carga la instrucción en curso en el IR. Se prepara el contador de programa para apuntar a la siguiente instrucción. IR Mem[PC] NPC PC + 4

16 Etapa ID Se decodifica la instrucción y se cargan los diferentes campos en los registros especiales A, B, Imm. A Regs[IR 6 10 ] B Regs[IR ] Imm ((IR 16 ) 16 ## IR )

17 Etapa EX Acceso a memoria (cálculo de la dirección efectiva) ALUOutput A + Imm Reg-Reg ALU (operación especificada por func) ALUOutput A func B Reg-Imm ALU (operación especificada por op) ALUOutput A op Imm Salto (cálculo del PC destino y de la condición) ALUOutput NPC + Imm Cond (A op 0)

18 Etapa MEM Acceso a memoria (lectura-load o escritura-store en memoria) LMD Mem[ALUOutput] Mem[ALUOutput] B Salto (carga de la dirección efectiva en el PC) if (cond) else PC ALUOutput PC NPC

19 Etapa WB Reg-Reg ALU: Regs[IR ] ALUOutput Reg-Imm ALU: Regs[IR ] ALUOutput Instrucción de carga (Load): Regs[IR ] LMD

20 Segmentación a nivel de Instrucción Qué es la segmentación a nivel de instrucción? Dividir la ruta de datos del procesador en varias etapas, a fin de optimizar su rendimiento. De esta manera, varias instrucciones pueden coexistir en la ruta de datos del procesador, siempre que se encuentren en distintas etapas.

21 Segmentación a nivel de Instrucción Procesador segmentado en 5 etapas. Una vez que se llena, se finaliza una instrucción por ciclos CPI=1 (??) Importante. Por ahora se usará una planificación estática aunque varias instrucciones coexisten en la ruta de datos: Todas empiezan en orden Todas acaban en orden

22 Segmentación a nivel de Instrucción

23 PROBLEMAS Hay conflictos en el modelo? 1: Las etapas de ID y WB acceden al banco de registros simultáneamente. 2: Las etapas de IF y MEM acceden a la memoria simultáneamente. SOLUCIONES 1: El banco de registros se gestiona a doble ciclo (se escribe en la primera parte y se lee en la segunda). 2: Hay dos caches separadas (una de instrucciones y otra de datos).

24 Rutas datos segmentada para el DLX Los registros intermedios se funden en la etapa de latch Se adelanta la carga del PC en saltos a la etapa de IF

25 Riesgos Riesgos (Hazards): Situaciones que imposibilitan que la próxima instrucción se ejecute en el ciclo predeterminado. Los riesgos reducen el rendimiento ideal de la máquina (hacen que CPI > 1). Tipos: Estructurales de Datos de Control

26 Riesgos estructurales Situación en la que dos o más instrucciones tratan de hacer uso de un único recurso. Casos más habituales: Máquinas con una sola memoria (conflictos en lectura de datos e instrucciones) Unidades funcionales multi-ciclo no segmentadas Solución al riesgo estructural: Parada de la unidad durante una etapa (introducción de una burbuja) Reducción del rendimiento

27 Riesgos estructurales

30 Riesgos de Datos Situación en la que dos instrucciones que comparten datos tienen problemas de sincronización. Tipos: RAW (Lectura después de escritura): También conocida como Dependencia. WAR (Escritura después de lectura): También conocida como Anti-Dependencia. WAW (Escritura después de escritura): También conocida como Dependencia de salida. Nota: Observar que RAR no es un riesgo

31 Dependencia (RAW) Ocurre cuando una instrucción necesita leer un dato que otra instrucción previa aun no han producido. ADD R1,R2,R3 IF ID EX MEM WB SUB R4,R1,R5 IF ID EX MEM WB

32 Anti-Dependencia (WAR) Ocurre cuando una instrucción modifica un dato que otra instrucción previa aun no ha leído. NO ocurre en la versión simple de DLX. Ocurrirá en una versión más avanzada que se estudiará próximamente. Ej.: SW 0(R1),R2 ADD R2,R3,R4 IF ID EX MEM1 MEM2 WB IF ID EX WB La segunda instrucción acaba antes que la primera.

33 Dependencia de salida (WAW) Ocurre cuando una instrucción modifica un dato antes de que otra instrucción previa lo modifique a su vez. NO ocurre en la versión simple de DLX. Ocurrirá en una versión más avanzada que se estudiará próximamente. Ej.: LW R1,0(R2) ADD R1,R2,R3 IF ID EX MEM1 MEM2 WB IF ID EX WB La segunda instrucción acaba antes que la primera.

34 Ejemplo de Dependencia de Datos ADD R1,R2,R3 SUB R4,R1,R5 AND R6,R1,R7 OR R8,R1,R9 XOR R10,R1,R11 La primera instrucción (ADD) genera un resultado en R1. El resto de instrucciones necesitan R1 como dato. No lo pueden usar hasta que sea generado.

35 Ejemplo de Dependencia de Datos

36 Anticipación de datos Solución: Anticipación de datos (Forwarding), también conocido como Cortocircuito. Los datos se adelantan directamente desde la unidad que los produce hasta la unidad que los consume, sin pasar previamente por el banco de registros.

37 Anticipación de datos

38 Riesgos de datos inevitables No todos los riesgos de datos se pueden evitar con anticipación: LW R1,0(R2) SUB R4,R1,R5 AND R6,R1,R7 OR R8,R1,R9 Ahora, el dato de R1 no se produce en EX (como antes), sino al final de MEM.

39 Riesgos de datos inevitables

40 Riesgos de datos inevitables

41 Planificación estática: Cambio de orden a = b + c; d = e - f; LW LW Rb,b Rc,c ADD Ra,Rb,Rc SW LW LW a,ra Re,e Rf,f SUB Rd,Re,Rf SW d,rd LW LW LW Rb,b Rc,c Re,e ADD Ra,Rb,Rc LW SW Rf,f a,ra SUB Rd,Re,Rf SW d,rd El compilador cambia de orden las instrucciones: Estático, antes de la ejecución.

42 Planificación estática: Renombramiento Dependencias RAW: Auténticas, se tiene que producir el dato antes de poder usarlo: LW R1,0(R2) ADD R3,R1,R4 Dependencias WAR + WAW: Ficticias. El compilador puede renombrar los registros para evitarlas (dependencias de nombre). ADD R1,R2,R3 ADD R2,R4,R5 SW R2,0(R6) ADD R1,R2,R3 ADD R7,R4,R5 SW R8,0(R6)

43 Riesgos de Control Los riesgos de control son los más negativos para el rendimiento El riesgo de control se produce ante cualquier instrucción de bifurcación, debido a la incertidumbre que introduce Problema: La etapa IF no sabe si la próxima instrucción es en secuencia (salto no tomado) o se producirá bifurcación (salto tomado) Parada de la unidad.

44 Riesgos de Control En la versión actual del DLX, la dirección efectiva de salto se calcula en la fase MEM Por lo tanto, la parada sería de 3 ciclos Solución: Adelantar lo antes posible si el salto se toma o no la dirección efectiva del salto

45 Riesgos de Control Se adelanta el cálculo de la dirección efectiva y de la condición de salto a la etapa ID, a costa de utilizar un sumador extra

46 Métodos para la optimización de saltos Existen varias técnicas para tratar con las instrucciones de salto: Parada de la unidad segmentada Tratar el salto como no-tomado Tratar el salto como tomado Salto retardado

47 Parada de la unidad segmentada Detención de la unidad hasta que se conoce si el salto se toma o no: Inconveniente: Gran pérdida en el rendimiento Ventaja: Simplicidad en el control

48 Tratar el salto como no-tomado El control sigue como si el salto no se fuera a tomar. Si el salto se toma finalmente, es necesario eliminar de la unidad las instrucciones lanzadas.

49 Tratar el salto como tomado Tan pronto se conoce la dirección destino, el salto se toma antes de tener certeza. En el DLX no tiene sentido, ya que la dirección de salto se conoce en el mismo ciclo que la decisión de tomarlo o no.

50 Salto retardado Técnica por la que el compilador planifica una instrucción justo después de la posible bifurcación, a fin de llenar el hueco producido por el riesgo de control. Es importante que la instrucción planificada se deba ejecutar independientemente del salto. De no ser así, es necesario poder anularla a posteriori.

51 Salto retardado El comportamiento del DLX ante el salto retardado es el mismo: se evitan las paradas (siempre que la instrucción planificada tras el salto sea válida).

52 Salto retardado Mejora: (a) Siempre (b) Cuando se toma (c) Cuando no se toma

53 Operaciones Multiciclo Hemos considerado que todas la operaciones se pueden ejecutar en un solo ciclo EX. Esto es válido para operaciones enteras, pero no para operaciones en Punto Flotante. Extensión funcional al DLX: Unidad Entera principal: Load, Store, ALU entera, saltos Unidad de suma y resta en Punto Flotante Unidad de multiplicación (Entera y Punto Flotante) Unidad de división (Entera y Punto Flotante)

54 Operaciones Multiciclo Unidad entera: Un ciclo Unidades en Punto Flotante: Varios ciclos

55 Operaciones Multiciclo: Segmentación Problema: Sólo puede existir una instrucción en cada unidad funcional. La latencia aumenta debido a que la unidad tarda varios ciclos, con lo que el rendimiento desciende. Solución: Segmentar las unidades funcionales. De esta manera, pueden coexistir varias instrucciones en la misma unidad (pero en distintas etapas) Unidad de suma y resta en Punto Flotante 4 etapas Unidad de multiplicación 7 etapas Unidad de división 1 etapa (24 ciclos) Por qué no se segmenta el divisor?

56 Operaciones Multiciclo: Segmentación Pueden coexistir varias instrucciones en las unidades segmentadas, pero no en el divisor

57 Riesgos en las Operaciones Multiciclo Efectos en los riesgos de las operaciones multiciclo: Al no estar segmentado el divisor, se puede producir un conflicto estructural si hay varias instrucciones próximas de este tipo Al variar los tiempos de ejecución de las instrucciones, pueden existir conflictos estructurales a la hora de escribir registros y memoria Sin embargo, toda la lectura de registros se sigue produciendo en el segundo ciclo (ID), por lo que no hay posibilidad de riesgos WAR Al no finalizar las instrucciones en orden, pueden existir riesgos WAW La mayor latencia de las unidades hace que los riesgos RAW sean más frecuentes

58 Operaciones Multiciclo: Segmentación MULTD IF ID M1 M2 M3 M4 M5 M6 M7 MEM WB 4º ADDD IF ID A1 A2 A3 A4 MEM WB 3º LD IF ID EX MEM WB 1º SD IF ID EX MEM WB 2º Problema de las operaciones multiciclo: las instrucciones pueden terminar su ejecución en un orden distinto al que fueron lanzadas.

59 Ejemplo: MIPS R4000 IF: Primera mitad de búsqueda de instrucción. Actualización de PC. IS: Segunda mitad de búsqueda de instrucción. RF: Decodificación y búsqueda de registros. EX: Ejecución. Operaciones de la ALU. Cálculo de dirección efectiva y de salto. DF: Inicio de la búsqueda de datos. DS: Segunda parte de la búsqueda de datos. TC: Chequeo de etiquetas, determinación de acierto en la cache. WB: Escritura

60 Ejemplo: MIPS R4000 La operación de carga (Load) introduce una dependencia RAW con un retraso de 2 ciclos.

61 Ejemplo: MIPS R4000 El retraso básico en una bifurcación es de 3 ciclos, ya que la condición de salto no se evalúa hasta la etapa EX.