1. Objetivo y evolución de los procesadores ILP.

Transcripción

1 Arquitectura de Computadores Tema 3: Procesadores ILP

2 Índice. Objetivo y evolución de los procesadores ILP. 2. Segmentación (Pipeline).. Concepto y medida de rendimiento. i 2. Pipeline de instrucciones.. Caso de estudio (Dlx) y aspectos de diseño. 2. Dependencias: Estructurales, Datos y Control. 3. Operaciones multiciclo. 4. Excepciones: Tratamiento preciso. 5. Procesadores superescalares, VLIW y multithread. AC: Procesadores ILP 2

3 Bibliografía Patterson, D. A. Hennessy, J.L. Computer Organization and design ª edición. Baer, J.L Microprocessor Architecture. t From simple pipelines to chip multiprocessors. 200 Stallings, W. Computer Organization and Architecture. Designing for performance. 200 AC: Procesadores ILP 3

4 OBJETIVO: Procesadores ILP Explotar el paralelismo potencial entre instrucciones de un programa. Reducir el tiempo total de ejecución de un programa. EVOLUCIÓN: ILPs escalares (Pipeline de instrucciones) VLIW (Very Long Instruction Word) ) Superescalares AC: Procesadores ILP 4

5 ILP: Paralelismo a nivel de instrucción Ejemplo: Sentencia en lenguaje C: p = ((q*r) (s/t)) +(( u*v) (w%x)); q r s t u v w x 4 * / * % 2 + p AC: Procesadores ILP 5

6 Ejecución secuencial vs Ejecución ILP Ejecución secuencial Se ejecuta cada instrucción tras terminar la anterior. tiempo load r2,#4(r) add r2,r2,r0 add r,r,# tiempo Fetch I4 Decode I4 R2 = R2+R0 Fetch Decodificación Ejecución Pipeline Fetch I4 tiempo Decode I4 R2 = R2 + R0 Se ejecuta cada fase de una instrucción tras finalizar la misma fase de la anterior. Fetch I5 Decode I5 Fetch I6 R = R + Decode I6 R3 = R!=0 Superescalar Se inician varias instrucciones en el mismo ciclo. Se decodifican can varias, as, se ejecutan varias, tiempo Fetch I4 Fetch I5 Decode I4 R2 = R2 + R0 Decode I5 R = R + Fetch I6 Decode I6 R3 = R!=0 Fetch I7 Decode I7 R4 = R3-R R AC: Procesadores ILP 6

7 Segmentación (Pipeline)( ) Objetivo: Aumento de la productividad Etapa E E2 E3 E operaciones en curso Máxima efectividad: T/4 u.t. por etapa Productividad * 4 Aceleración ideal: Nº de etapas t AC: Procesadores ILP 7

8 Pipeline de instrucciones F: Procesamiento de una instrucción: SFi: Fases secuenciales e independientes Posible diseño con pipeline: pp Registros entre etapas Fetch Dec. Ejec. Objetivo: Reloj Aumentar la productividad de la CPU (instrucciones/sg) solapando la ejecución de varias instrucciones. Posible Incremento de latencia AC: Procesadores ILP 8

9 Pipeline de instrucciones Ciclo de máquina: T. necesario para pasar de una etapa a la siguiente. Determinado por la etapa mas lenta. Máxima efectividad si todas las etapas tardan el mismo tiempo necesidad de Mca. Ejemplo: Fetch: 2ns, Dec: ns, Ej(max): 3ns T ciclo pipeline? latencia y productividad id d en ejecución secuencial y con pipeline? Fetch Dec. Ejec. Reloj AC: Procesadores ILP 9

10 Pipeline de instrucciones: n Caso de estudio Arquitectura RISC. Modelo de ejecución registro-registro C.O. ri rj rk función C.O. ri rj inmediato Formatos de Instrucción ( palabra) C.O. desplazamiento Instrucción con más trabajo: LOAD.- Búsqueda instrucción y PC+4 ->PC 2.- Decodificar 3.- Leer valor de rj 4.- Cálcular la direccion: rj + inmediato 5.- Leer operando de memoria. 6.- Almacenar en ri AC: Procesadores ILP 0

11 Estructura u del procesador sin pipeline p AC: Procesadores ILP

12 Pipeline de instrucciones: n Caso de estudio Las acciones: Búsqueda de instrucción ió (en Mcache) y PC+4 ->PC. Decodificación y lectura de un registro del B.R. Cálculo de dirección efectiva. Lectura del operando (en Mcache). Escritura en un registro. Tardan aproximadamente lo mismo Pipeline de 5 etapas: BI: DLR: EJ: MEM: ER: Acceso a McaI; PC+4 -> PC Lectura de registros; Decodificación OpALU/cálculo dirección; Comprobación cond. salto. Acceso a McaD/Actualización del PC Escritura en registros. AC: Procesadores ILP 2

13 Pipeline de instrucciones: Caso de estudio BI DLR EJ MEM ER ciclo de máquina BI DLR EJ MEM ER t Productividad sin pipeline: instrucción cada 5 ciclos (CPI = 5) Productividad ideal con pipeline: instrucción cada ciclo (CPI = ) Ganancia ideal = 5 AC: Procesadores ILP 3

14 Pipeline de instrucciones: n Diseño Ajuste de los tiempos de duración de cada etapa. Se necesita conservar información ió que se utilizará posteriormente. t El RI (campos inmediato y desp.) El PC (para saltos relativos) La salida de la ALU (para almacenar en registro) BI DLR EJ RI() RI(2) PC(5) PC(6) * Ej: ld r, #n[r2] ()... br $desp (4)... add r,r2,r3 (5) sub r4,r5,r6 (6) MEM ER # * RI RI + PC PC # SALU SALU SALU(5) SALU(6) T AC: Procesadores ILP 4

15 Pipeline de instrucciones: n Diseño Se necesitan registros distintos para load y store. BI Ld St 4 5 DLR Ld St 5 4 EJ Ld St 4 5 Dato -> SRDAT MEM Ld St 4 5 Mem -> LRDAT ER Ld St 4 5 T AC: Procesadores ILP 5

16 Pipeline de instrucciones: n Diseño Necesario dar soporte a 2 accesos a memoria en mismo ciclo Arquitectura Harvard Necesario dar soporte a 2 tipos de acceso al banco de registros en cada ciclo. Puertos de lectura y escritura BI DLR EJ MEM ER T AC: Procesadores ILP 6

17 Pipeline de instrucciones: n Diseño BI DLR EJ MEM ER Registros inter-etapa +4 AC: Procesadores ILP 7

18 Pipeline de instrucciones: n Dependencias n Si CPI (sin pipeline) = 5 Y CPIideal (con pipeline) = Ganancia ideal = 5 DEPENDENCIAS Se puede alcanzar? Situaciones que impiden que en cada ciclo se inicie la ejecución de una nueva instrucción: FALLOS DE CACHÉ parones en el pipeline pel (stalls) Pérdida de prestaciones CPIreal = CPIideal + (nº parones/instrucción): (será > ) AC: Procesadores ILP 8

19 Tipos de Dependencias Estructurales. Varias instrucciones necesitan un mismo recurso en el mismo ciclo. De datos. Varias instrucciones cercanas hacen referencia a los mismos datos (registros o posiciones de memoria). De control. Una instrucción modifica el PC (instrucción de salto ) AC: Procesadores ILP 9

20 Ejemplos típicos: Dependencias n estructurales u Acceso a memoria o al banco de registros BI DLR EJ MEM ER T En memoria En registros Causa: Un recurso no se ha replicado suficientemente. AC: Procesadores ILP 20

21 Dependencias n estructurales u Efecto de las dependencias estructurales Ejemplo: Cache unificada Parón o burbuja BI DLR EJ MEM ER LD o ST 2 <> LD o ST t Impacto en CPI si 40% ld/st? AC: Procesadores ILP 2

22 Dependencias de datos Dependencias de datos (RAW) Una instrucción ió depende d de los resultados producidos por otra anterior. Ejemplo: add r, r2, r3 sub r4, r, #0 BI add sub DLR add sub EJ add sub MEM add sub ER add sub t SUB lee R Dato erróneo! ADD modifica R AC: Procesadores ILP 22

23 Dependencias RAW: Soluciones Ciclos de espera. Anticipación (forwarding). Reordenación de código. Ciclos de espera: Retrasar las instrucciones dependientes. Hardware. Detección automática en DLR e inserción de parones en el pipeline. Software. Introducción de instrucciones NOP entre las instrucciones dependientes AC: Procesadores ILP 23

24 Dependencias RAW: Soluciones Ciclos de espera hardware ) Mecanismo de marcador (Scoreboarding) BI D LR add sub add and * ** sub and sub and EJ add sub and MEM ER add add *** sub and sub t bit(r) " " bit(r) = 0? bit(r) "0" 3 ciclos de espera AC: Procesadores ILP 24

25 Dependencias RAW: Soluciones Ciclos de espera hardware. 2) Comparación de identificadores en los registros de pipeline. sub r4,r,#0r add r,r2,r3 r2 r3 +4 AC: Procesadores ILP 25

26 Dependencias RAW: Soluciones Ciclos de espera software. add r, r2, r3 nop nop nop sub r4, r, #0 AC: Procesadores ILP 26

27 Dependencias RAW: Soluciones Reducción de los Ciclos de espera. Ej: add r,r2,r3 sub r4,r,r5 and r6,r,r7 or r8,r,r9 xor r0,r,r BI add sub and or xor DLR add sub sub sub and or xor EJ add sub and or xor MEM add sub and or ER add sub and t Escritura en registros. Lecturaderegistros registros Subciclos de lectura/escritura de registros AC: Procesadores ILP 27

28 Dependencias RAW: Soluciones Anticipación (forwarding) El resultado se envía directamente desde la unidad que lo genera a la entrada de la que lo necesita. Ejemplo: Anticipación ALU -> ALU add r,r2,r3r2 r3 sub r4,r,r5 BI add sub and or xor and r6,r,r7 or r8,r,r9 DLR add sub and or xor xor r0,r,r EJ add sub and or xor MEM add sub and or xor ER add sub and or xor t Cero ciclos de espera AC: Procesadores ILP 28

29 Dependencias RAW: Soluciones Ejemplo: Anticipación MEM -> ALU ld r,#0[r6] add r4,r,r7 sub r5,r,r8 and r6,r,r7 Carga retardada BI ld add sub and DLR ld add sub and EJ ld add sub and MEM ld add sub and ER ld add sub and t 3 ciclos de espera -> ciclo AC: Procesadores ILP 29

30 Adelantamiento (forwarding) Caminos adicionales + multiplexores +4 Mux AC: Procesadores ILP 30

31 Dependencias RAW: Soluciones Reordenación de código. a = b + c. ld r2, b. ld r2, b 2. ld r3, c d = e f 2. ld r3, c 3. add r,r2,r3r2 r3 5. ld r5, e 4. st r, a 3. add r,r2,r3 5. ld r5, e 6. ld r6, f 6. ld r6, f 4. st r, a 7. sub r4,r5,r6 7. sub r4,r5,r6 8. st r4, d 8. st r4, d BI DLR EJ MEM ER t AC: Procesadores ILP 3

32 Dependencias n RAW: Soluciones Ejecución del código reordenado.. ld r2, b 2. ld r3, c 5. ld r5, e 3. add r,r2,r3 6. ld r6, f 4. st r, a 7. sub r4,r5,r6 8. st r4, d BI DLR EJ MEM ER t AC: Procesadores ILP 32

33 Dependencias n de control Instrucciones de salto, condicional e incondicional Acciones realizadas en cada etapa del Pipeline: BI: DLR: EJ: MEM: ER: Acceso a McaI; PC+4 -> PC Lectura de registros; Decodificación Opalu/cálculo dirección; Comprobación cond. salto Acceso a McaD/Actualización del PC Escritura en registros. AC: Procesadores ILP 33

34 Dependencias n de control Instrucciones de salto, condicional e incondicional. BI (br) dest DLR EJ 2 3 MEM 2 ER t Se comprueba cond Se actualiza el PC Cuando se calcula el nuevo PC, ya ha comenzado la ejecución de las instrucciones siguientes al salto (en orden secuencial) AC: Procesadores ILP 34

35 Soluciones: Dependencias n de control Insertar ciclos de espera - Hardware Nº parones dependiente del - Software Bifurcación retardada Predicción (saltos condicionales) - Fija - Estática - Dinámica Optimización de código (loop unrolling) número de etapas del pipeline AC: Procesadores ILP 35

36 Dependencias de control: Soluciones Insertar ciclos de espera (hardware o software). Solución hardware: h r BI DLR EJ MEM ER (br) 2 dest t 3 ciclos de espera por salto Se detecta el salto Se actualiza el PC Branch delay slots: Nº de ciclos que transcurren desde que se realiza el fetch de la instrucción br hasta que se realiza el fetch de la instrucción a la que se salta. AC: Procesadores ILP 36

37 Dependencias n de control: ciclos de espera Objetivo: Reducir el número de ciclos de espera Averiguar lo antes posible si el salto es efectivo (brcc). Calcular lo antes posible la dirección de salto. Posibles alternativas: ) Hacer ambas cosas en EJ. 2) Hacer ambas cosas en DLR BI DLR EJ MEM ER 2 dest dest Aquí se tiene el PC correcto DLR EJ MEM ER t BI 2 dest dest dest Aquí se tiene el PC correcto 2 ciclos ciclo AC: Procesadores ILP 37 t

38 Dependencias n de control: ciclos de espera Requisitos de la alternativa 2: Sumador para calcular la dirección Circuito para comprobar la condición. BI DLR 2 dest EJ dest branch delay slot Aumenta la complejidad y la duración de la etapa DLR. Ejemplos: Las condiciones de salto deben ser sencillas: bz r2, direccion bb0 y bb del mc880 AC: Procesadores ILP 38

39 Dependencias n de control: ciclos de espera +4 AC: Procesadores ILP 39

40 Dependencias de control: Soluciones Saltos retardados Se ejecutan completamente las instrucciones que hay en los branch delay slots Ejemplo ( slot ): br otro ld r4, 0(r0) otro: sub r7, r8, r9 El compilador intenta colocar tras los saltos, instrucciones que sean válidas tanto si se salta como si no se salta. Aplicable a saltos condicionales e incondicionales. AC: Procesadores ILP 40

41 Saltos retardados: Estrategias add r, r2, r3 beqz r2, dir beqz r2, dir add r, r2, r3 dir: sub r4, r5, r6 dir: and r7, r8, r0 and r7, r8, r sub r, r, # sub r, r, # bneqz r, dir bneqz r, dir sub r4, r5, r6 Si lo más probable es que el salto se tome. add r, r2, r3 add r, r2, r3 beqz r, dir beqz r, dir sub r4, r5, r6 sub r4, r5, r dir:... dir:... Si lo más probable es que el salto NO se tome. AC: Procesadores ILP 4

42 Dependencias de control: soluciones Predicción de salto. Aplicable a saltos condicionales Suponer a priori i un valor de la condición ió Si acierto, continuar Si fallo, desechar instrucción(es) y tomar el camino correcto Ejemplo: Predicción NO SALTO BI (Brcc) BI (Brcc) 2 3 dest DLR DLR 2 dest EJ EJ MEM 2 3 MEM ER 2 ER t Predicción Predicción Cálculo dirección Comprobación: Actualización PC Comprobación: Acierto! Fallo! t AC: Procesadores ILP 42

43 Dependencias de control: Predicción Requisitos hardware: Detección del error de predicción Registros adicionales para desechar instrucciones. Tipos de predicción: Fija. Estática Dinámica Siempre basada basada en la misma en el código la historia apuesta de la ejecución. - Prestaciones y complejidad de implementación + AC: Procesadores ILP 43

44 Dependencias de control: Predicción Predicción Dinámica. Si el salto fue efectivo en la(s) última(s) ejecución(es), es muy probable bl que lo sea en la siguiente. i Basada en la historia de las instrucciones brcc, que hay que almacenar y actualizar. AC: Procesadores ILP 44

45 Predicción dinámica de salto bit: Salta No salta No salta Saltar No saltar Salta 0 2 bits: No salta No salta No salta Salta No salta Saltar+ Saltar- No saltar- No saltar+ Salta Salta Salta Predicción: se salta Predicción: no se salta AC: Procesadores ILP 45

46 Dependencias de control: Soluciones Unrolling Reducción del nº de instrucciones de salto for (i=0; i< N; i++) for (i=0; i< N; i+=2) { r = r + a[i] + b[i] r = r + a[i] + b[i]; r = r + a[i+] + b[i+]; } buc: ld r5, #0[r] buc: ld r5, #0[r] ld r6, #0[r2] add r7, r5, r7 add r7, r6, r7 add r, r, #4 add r2, r2, #4 sub r4, r4, # bnz r4, $buc ld r6, #0[r2] add r7, r5, r7 add r7, r6, r7 ld r8, #4[r] ld r9, #4[r2] add r7, r8, r7 add r7, r9, r7 add r, r, #8 add r2, r2, #8 sub r4, r4, #2 bnz r4, $buc AC: Procesadores ILP 46

47 Pipeline: Operaciones multiciclo Las operaciones enteras complejas (mult, div) y las de coma flotante necesitan más tiempo en la etapa EJ que las enteras sencillas. Cómo abordar el diseño del pipeline?. Ajustar el Tciclo a la duración de la operación más lenta. - Muchos tiempos muertos en las otras etapas. - Retraso de las instrucciones de corta duración: las más frecuentes. 2. Prolongar la etapa EJ de estas operaciones varios ciclos. No cambia el Tciclo AC: Procesadores ILP 47

48 Pipeline: Operaciones multiciclo 3. Distribuir la etapa de Ejecución entre unidades funcionales independientes (Alus especializadas): Unidad de enteros: load, store, operaciones enteras y saltos. Unidades de coma flotante, mult, div ENT MULT BI DLR +/- C.F. MEM ER DIV Ejecución paralela l AC: Procesadores ILP 48

49 Pipeline: Operaciones multiciclo Ejecución simultánea de hasta 4 instrucciones Ejemplo: BI div mul adf ld DLR div mul adf ld EJ div div mul div mul adf div mul adf ld MEM ER AC: Procesadores ILP 49

50 Pipeline: Operaciones multiciclo Las nuevas instrucciones no acceden a memoria EJ Enteros () MEM BI DLR MULT (3)p ADF/SUBF (3)p DIV (0)np Detección de dependencia estructural e inhibición de la entrada de nuevas instrucciones ER Ej: div div addf sub mult AC: Procesadores ILP 50

51 Pipeline: Operaciones multiciclo Diferencias con el pipeline original:. Posibilidad de dependencias estructurales debidas a U.F. sin pipeline. Parones en el pipeline. Detención de las instrucciones posteriores. Ejemplo: Infrautilización de UFs BI div div addf sub DLR div div addf EJ div div div div.... div div div div MEM ER 0 ciclos AC: Procesadores ILP 5 t

52 Pipeline: Operaciones multiciclo 2. Posibilidad de dependencias estructurales en ER 3. Las instrucciones pueden finalizar fuera de orden Mayor complejidad en el tratamiento de excepciones Ejemplo: BI mul ld add DLR mul ld add EJ mul mul ld mul add mul MEM ld add ER ld mul add AC: Procesadores ILP 52

53 Pipeline: Operaciones multiciclo 4. Pueden aparecer dependencias de datos WAW Ejemplo: :mul r8,r,r2 2:ld r8,0(r2) BI DLR EJ MEM 2 ER 2 Solución: Renombrado de registros Escribe r8 Escribe r8 AC: Procesadores ILP 53

54 Pipeline: Operaciones multiciclo 5. Los parones debidos a dependencias RAW serán más frecuentes. Ejemplo: : mul r,r4,r6 2: add r3,r,r8 BI DLR EJ 2 MEM 2 ER 2 AC: Procesadores ILP 54

55 Pipeline: Operaciones multiciclo Limitación del pipeline: Emisión en orden. Ejemplo: div f0, f2, f4 addf f0, f0, f8 subf f2, f8, f2 ; Dependencia RAW, esperar ; Sin dependencia estructural ni de datos, No puede avanzar! Pérdida de prestaciones e infrautilización de las U.Fs F s! Objetivo: Que las instrucciones pasen a ejecutarse cuando la U.F. esté libre y los operandos disponibles (no RAW). AC: Procesadores ILP 55

56 Planificación dinámica El hardware reordena las instrucciones en tiempo de ejecución. Orden de ejecución Ejemplo: div f0, f2, f4 div f0, f2, f4 addf f0, f0, f8 subf f2, f8, f2 subf f2, f8, f2 addf f0, f0, f8 Ejecución y finalización fuera de orden. Posible aparición de dependencias WAR Ejemplo: div f0, f2, f4 addf f0, f0, f8 subf f8, f2, f2 ; Dependencia RAW, no avanzar. ; Sin dependencia estructural ni RAW! se deja que avance? AC: Procesadores ILP 56

57 Dependencias WAR Planificación dinámica Ejemplo: div f0, f2, f4 addf f0, f0, f8 subf f8, f2, f2 BI div addf subf DLR div addf subf addf EJ subf subf div div div div div div div addf addf ER subf div addf Espera hasta que se resuelva RAW Escribe en f8 Lee f8 incorrecto AC: Procesadores ILP 57

58 Algoritmo de Tomasulo Ej: div f0, f2, f4 addf f0, f0, f8 subf f8, f2, f2 Banco registros Estaciones de reserva AC: Procesadores ILP 58

59 Pipeline: Manejo de excepciones Tipos de excepciones: Síncronas y Asíncronas. Excepciones Síncronas: Se producen siempre en el mismo lugar, cada vez que se ejecuta el programa en las mismas condiciones. Pueden darse y tener que atenderse en mitad de una instrucción. Pueden implicar la detención y reinicio de la instrucción en la que se producen. Su tratamiento requiere: Salvar estado (<PC, registros, Memoria>) Ejecutar rutina de tratamiento. Restaurar estado y reiniciar o continuar. AC: Procesadores ILP 59

60 Pipeline: Manejo de excepciones Excepciones Precisas: Si el estado que se salva es coherente con el del modelo secuencial. Las instrucciones que preceden a la que produjo la excepción se completan. Las que le suceden no modifican el estado. Etapa R ein icio Continuación E E2 E Sistema Operativo RTI E E5 Fallo d e página 2 3 Desbordamiento t AC: Procesadores ILP 60

61 Pipeline: Manejo de excepciones Problemas debidos al pipeline. ) En saltos retardados, pueden tener que reiniciarse instrucciones correspondientes a distintos flujos. Ej: beqz r2, $dir ld r, #0[r5]... dir: add r3, r3, r4 Reinicio de 2 instrucciones no consecutivas. Guardar 2 PC s: - Instrucción del delay slot. - Instrucción a la que se salta. E E2 E3 BZ LD ADD 4 BZ LD ADD 4 BZ LD ADD 5 LD ADD LD E4 BZ LD E5 BZ t Fallo de página AC: Procesadores ILP 6

62 Pipeline: Manejo de excepciones 2) Pueden darse varias excepciones en el mismo m ciclo. Ejemplo: Reinicio E ld add 3 4 ld add E2 ld add 3 ld add E3 ld add ld add E4 ld ld E5 t Desbord. Fallo de página Desbord. Si excepciones precisas Atender primero a la más antigua AC: Procesadores ILP 62

63 Pipeline: Manejo de excepciones 3) Las excepciones pueden aparecer fuera de orden Ejemplo: E LD ADD E2 LD E3 LD E4 LD E5 Fallo de página Fallo de página Si excepciones precisas No se deben tratar en el instante en el que se producen AC: Procesadores ILP 63

64 Pipeline: Manejo de excepciones Problemas debidos a las operaciones multiciclo. Finalización fuera de orden. Ejemplo: multf f2, f5, f4 (OVF) addf f4, f4, f8 BI mul addf DLR mul addf EJ mul mul mul addf addf mul mul ER addf Desbord. Si excepciones precisas addf no se debería haber ejecutado AC: Procesadores ILP 64

65 Pipeline: Manejo de excepciones Problemas debidos a la planificación dinámica. Ejecución y Finalización fuera de orden. Ej: div f0, f2, f4 addf f0, f0, f8 subf f8, f2, f2 BI DLR div addf div subf addf subf EJ div div div div subf subf div div ER subf División por cero Si excepciones precisas addf no se ha ejecutado pero subf ha finalizado. AC: Procesadores ILP 65

66 Tratamiento preciso de excepciones Solución: Obligar a finalizar las instrucciones en orden, aunque se ejecuten fuera de orden. Finalizar Actualizar el estado Modificación del pipeline: BI DEC Emisión Ejecución ER Finalización (Commit) Implementación mediante el ROB (reorder buffer). Estructura donde se envían las instrucciones en el mismo orden en que se emiten (orden secuencial). AC: Procesadores ILP 66

67 Utilización del ROB De la Unidad de Instrucción Emisión ROB inst, etapa, rd, val, excep, PC Banco registros Vi Rob A3 A2 A.... op Vi Gi Vj Gj Rob op Vi Gi Vj Gj Rob Estaciones de reserva M3 M2 M +/- Coma flot. *, / AC: Procesadores ILP 67

68 Procesadores Superescalares Objetivo: Aumentar el grado de paralelismo: IPC > CPI < Procesador con pipeline pp que puede procesar más de instrucción en cada una de sus etapas. tiempo Fetch I4 Decode I4 Execute I4 Pipeline Fetch I5 Decode I5 Fetch I6 Execute I5 Decode I6 Execute I6 Fetch I7 Decode I7 Execute I7 Fetch I4 Fetch I5 Superescalar Decode I4 Execute I4 Decode I5 Execute I5 Fetch I6 Decode I6 Execute I6 Fetch I7 Decode I7 Execute I7 AC: Procesadores ILP 68

69 Características Generales: Superescalares Fetch de varias instrucciones en el mismo ciclo Sistema de Memoria: Mayor ancho de banda y prefetching Predicción de saltos condicionales (en la etapa de fetch). Acceso a banco de registros de varias instrucciones en el mismo ciclo: Varios bancos de registros con múltiples puertos de lectura/escritura Ejecución de varias instrucciones en el mismo ciclo: Varias unidades funcionales independientes Memorias cache no bloqueantes Mecanismos para dar la apariencia de ejecución secuencial (ROB) AC: Procesadores ILP 69

70 Procesadores VLIW Semejanzas con los superescalares: Diferencias i con los superescalares s s Especificación de las instrucciones: Gran tamaño ( bits), separadas en campos independientes que determinan la operación a realizar por cada unidad funcional. Modo de planificar su ejecución: Estática, realizada por el compilador (hardware más sencillo) AC: Procesadores ILP 70

71 Relación VLIW/Superescalares Diferencias AC: Procesadores ILP 7

72 Superescalares/VLIW: conclusiones Los procesadores actuales explotan ILP: Pipeline profundo (con muchas etapas) Emisión de múltiples instrucciones por ciclo: máximo 6 a 8 (Superescalar y VLIW) Uso del procesador: Causas: Raramente se consigue alcanzar 2 IPC Transacciones en Bases de Datos: CPI=7, 4-issue A264 Fallos de Cache (en OLTP hasta el 75% del tiempo) Fallos de predicción de saltos Carencia de paralelismo de grano fino AC: Procesadores ILP 72

73 Multithreading Objetivo: Incremento de la utilización de los recursos del procesador Múltiples threads comparten las unidades funcionales de un procesador. Un único procesador se comporta como N procesadores Procesadores lógicos: Comparten los recursos de ejecución: Unidades funcionales, memorias cache, TLBs Predictores de saltos Buses Mantienen N copias del estado: Registros, PC, tablas de páginas AC: Procesadores ILP 73

74 Multithreading: Ejemplo Issue slots Tiempo Thread A Thread B Thread C Thread D Fallo de Mca Superescalar SMT AC: Procesadores ILP 74