Pipeline de instrucciones

Transcripción

1 Pipeline de instrucciones Manejo de Interrupciones Tipos: - Síncronas - Asíncronas Asíncronas: No están asociadas a ninguna instrucción. Se atienden normalmente al final de la instrucción en ejecución. Ej: E1 5 Rut. Permiten cierta flexibilidad. E2 E3 E E t INT Aceptación 43

2 Síncronas: Pipeline: Interrupciones Se producen siempre en el mismo lugar, cada vez que se ejecuta el mismo programa con los mismos datos. Se dan y deben atenderse en mitad de una instrucción. Implican la detención y, en general, el reinicio de dicha instrucción. El tratamiento de la mayoría de estas excepciones requiere: Salvar el estado. Ejecutar una rutina de tratamiento. Restaurar el estado y reiniciar. Interrupciones Precisas. Las instrucciones que preceden a la que produjo la excepción se completan y las que le suceden se reinician. Mismo comportamiento que en un computador sin pipeline. 44

3 Pipeline: Interrupciones Interrupciones síncronas. Ejemplo: Fallo de página. Reinicio E E E S. O E E5 1 2 t Fallo de página 45

4 Pipeline: Excepciones Problemas que plantea el pipeline de instrucciones. 1. Pueden producirse varias excepciones en el mismo ciclo. Reinicio E1 ADD 3 4 ADD E2 ADD 3 ADD E3 ADD ADD E4 E5 t Desbord. Fallo de página Desbord. 46

5 Pipeline: Excepciones 2. Pueden aparecer las excepciones fuera de orden. E1 E2 E3 E4 ADD Anotación en vector de ADD * ADD N ADD N ADD * NOP Reinicio * ADD E5 t Fallo de página Fallo de página Exámen del vector de (trata 1º fp de ) después se trata ADD Si interrupciones precisas: No siempre se pueden tratar en el instante en el que se producen. 47

6 Pipeline: Excepciones 2. En saltos retardados. Pueden tener que reiniciarse instrucciones correspondientes a distintos flujos de control. Ej: dir: bz r2, $dir ld r1, #4[r5]... add r3, r3, r4 Reinicio de 2 instrucciones no consecutivas. E1 BZ ADD 4 5 ADD E2 E3 BZ ADD 4 BZ ADD E4 BZ E5 BZ t Fallo de página 48

7 Operaciones multiciclo Operaciones enteras complejas (mult, div). Operaciones de coma flotante. Necesitan más tiempo en la etapa EJ. Cómo abordar el pipeline, considerando estas operaciones? 1. Prolongando la etapa EJ de estas operaciones varios ciclos. No cambia el T.ciclo 2.Alus especializadas vs. Alus multifunción 3. División de la labor de Ejecución en varias unidades independientes: enteros, coma flotante,..., algunas con pipeline. 49

8 Operaciones multiciclo Estructura del pipeline: EJ Enteros (1) MEM BI DLR MULT (3)p ER ADF/SUBF (3)p DIV (10)np Detección de dependencia estructural e inhibición de la entrada de nuevas instrucciones Ej: add subf div div mult 50

9 Operaciones multiciclo Diferencias con el pipeline original: 1) Posibilidad de dependencias estructurales (U.F. sin pipeline). Detención de las instrucciones posteriores. Parones en el pipeline y pérdida de prestaciones. Ej: E1 Div1 Div2 Add Sub E2 Div1 Div2 Add E3 Div1 Div1 Div1 Div1.... Div1 Div1 Div1 Div2 E4 E5 10 ciclos t 51

10 Operaciones multiciclo 2) Varias instrucciones pueden llegar a la etapa ER en el mismo ciclo parón estructural. 3) Las instrucciones pueden finalizar fuera de orden. Mayor complejidad en el tratamiento de excepciones. Ej: Dos escrituras en el mismo ciclo E1 E2 E3 E : MUL 2: ADD 3: 4: SUB finalización fuera de orden 52

11 Operaciones multiciclo 4) Pueden aparecer dependencias de datos WAW. Ej: E1 E2 E : MUL R8, R1, R2 2: R8, #0[R2] E4 2 1 E5 2 1 Escribe R8 Escribe R8 53

12 Operaciones multiciclo 5) Los parones debidos a dependencias RAW serán más frecuentes, Ej: debido a la mayor latencia de algunas operaciones. E E E3 E : MUL R1, R4, R6 2: ADDF R3, R1, R8 3: ST R3, #0[R2] E Si las dependencias se detectan en E2, antes de enviar una instrucción a E3 han de comprobarse:»las dependencias estructurales.»las dependencias RAW y WAW. 54

13 Superpipeline/Hiperpipeline Gananciaideal = nº de etapas. Número elevado de etapas. 55

14 Procesadores superescalares OBJETIVO : CPIideal < 1 Para ello es necesario realizar en un mismo ciclo: Fetch Decodificación y lectura de operandos. Ejecución. Almacenamiento de resultados. De varias instrucciones! Múltiples pipelines en paralelo. I2 I1 I4 I3 I6 I5 I8 I7 I10 I9 I2 I1 I4 I3 I6 I5 I8 I7 I10 I9 2 instrucciones por ciclo I2 I1 I4 I3 I6 I5 I8 I7 I10 I9 CPIideal = 0,5 I2 I1 I4 I3 I6 I5 I8 I7 I2 I1 I4 I3 I6 I5 t 56

15 Procesadores superescalares Posibilidad de emitir instrucciones fuera de orden. Mejora de prestaciones. Ej: div r3, r2, r4 addf r10, r3, r8 subf r12, r8, r2 ld r5, #0(r20) Pueden aparecer dependencias WAR. Ej: ld r7, r5, #0[r1] addf r6, r4, r8 div r4, r3, r6 subf r3, r5, r1 WAR y WAW son falsas dependencias. Dependencia RAW Instrucciones independientes Dependencia RAW WAR si subf finaliza antes que div Se resuelven mediante Renombrado de registros estático o dinámico. 57

16 Procesadores superescalares Ejemplo de renombrado de registros: r3 <- r3 op r5 r4 <- r3 op r6 r3 <- r5 op r1 r4 <- r8 op r1 RAW WAR WAW 58

17 Procesadores superescalares 59

18 Arquitecturas paralelas Paralelismo de datos Paralelismo funcional Vectoriales SIMD Instrucción Thread Proceso Propósito específico Pipeline VLIW Superescalares Multicomputador Multiprocesador Propósito general 60

19 Aplicación: Procesadores Vectoriales Problemas que requieren mucho cálculo y pueden ser formulados en términos de vectores y matrices. - Solución convencional: for (i=1; i<100; i++) c[i] = a[i] + b[i] - Solución vectorial: c[i] = a[i] + b[i] (I=1,100) Modelos de Ejecución: Memoria-Memoria (Primeros vectoriales) Alto ancho de banda de la memoria (CYBER: 512 bits) Registro-Registro. Registros de alta capacidad (CRAY: 64 elementos de 64 bits). Uso intensivo de pipeline aritmético 61

20 Estructura. Procesadores Vectoriales Procesador Escalar Datos escalares Registros Escalares PE-1 PE-2 PE-k Memoria principal Fetch Decod. Busq escalar Busq. Vectorial Procesador Vectorial Datos vectoriales Registros Vectoriales PV-1 PV-2 Unidades funcionales con pipeline. PV-k 62

21 Procesadores SIMD (matriciales) Estructura. Bus de datos Host E/S Datos e instrucciones Control Bus control EP-0 M-EP-0 EP-1 M-EP EP-n M-EP-n Illiac IV Red de interconexión La U.C. lanza la misma instrucción a todos los EP, que la ejecutan sobre sus datos locales (síncronos). 63

22 Características: Sistemas MIMD Dos o más procesadores con la misma capacidad de cálculo. Funcionamiento asíncrono. Cada procesador tiene su propia U. Control. Grado de acoplamiento.(grado de interacción entre procesadores): Débil (Multicomputadores). Moderado (NUMA) Fuerte (UMA) Escalabilidad: Escalables. No escalables. Simetría. Simétricos Asimétricos (procesadores dedicados para E/S: attached). 64

23 Clasificación de los MIMD s MULTIPROCESADORES Memoria compartida (Lógica) P0 P Pk Red de interconexión Comunicación a través de memoria M0 M Mn Espacio global de direcciones MULTICOMPUTADORES Memoria distribuida Comunicación mediante paso de mensajes 65

24 Multiprocesadores Un solo espacio de direcciones lógico visible a todos los procesadores. Dependiendo de la organización física de la memoria: UMA. - Memoria física y lógica compartida - Acceso uniforme a memoria. NUMA - Memoria lógica compartida - Acceso no uniforme a memoria. 66

25 1ª GENERACIÓN: UMA s con bus compartido. Multiprocesadores Problemas de latencia de memoria: Acceso de varios procesadores al mismo módulo de memoria. Retrasos introducidos por la red de interconexión y conflictos en la propia red. Cuanto mayor es el nº de procesadores, mayor será la latencia media Baja escalabilidad (16-64 procesadores) 67

26 Multiprocesadores UMA: Ejemplo - CPU s de 32 bits y 1000 MIPS - Arquitectura RISC - Nº de CPU s = 20 - El 30% de las instrucciones son Load o Store: 70% Load y 30% Store Nº de Accesos a memoria por segundo y por CPU: Fetch de instrucción: Búsqueda de operando (load): x 0,3 x 0,7 Escritura de resultado (store): x 0,3 x 0, peticiones/s Ancho de banda necesario en la memoria compartida: 20 x palabras/s = palabras/s T. Acceso necesario: 0,038 ns! 68

27 Multiprocesadores UMA Para reducir tráfico, contención y latencia: Uso de memorias cache locales! PROBLEMA: Coherencia de caches Por compartición de datos modificables. Por migración de procesos. SOLUCIONES: Usar la CACHE sólo para código (read-only) y datos privados. Algoritmos de coherencia: Protocolos snoopy (P.e. MESI) 69

28 Protocolos snoopy Dotar a las Mca de la habilidad de escuchar las peticiones que van por el bus y actuar en consecuencia. Caches con write-through: Invalidación (write invalidate) Actualización (write update) Caches con copy-back: protocolos más complejos: write once MESI Invalidado AL FL AE Write invalidate AE Modificado AL AE Exclusivo AL 70

29 Multiprocesadores UMA Ejemplos: Compaq Proliant Pentium Pro 200MHz 2.048MB Digital AlphaServer Alpha MHz MB HP9000 K460 4 PA MHz 4.096MB IBM RS/6000 R40 8 PowerPC MHz 2.048MB SGI Power Challenge 36 MIPS R MHz MB Sun Enterprise UltraSparc 1 167MHz MB 71

30 Multiprocesadores 2ª GENERACIÓN: NUMAs. Distribución física de la memoria entre los procesadores. Redes de interconexión más complejas que bus. Alta escalabilidad y no coherencia de caches. 3ª GENERACIÓN: CC-NUMAs. Grandes caches locales y utilización de protocolos de coherencia no snoopy (directorio). Cray T3E 2048 Alpha MHz MB 4-SMP (NUMA) Convex 64 PA MHz MB 2-SMP Exemplar Sequent 32 Pent.Pro 200MHz MB 4-SMP NUMA-Q SGI 128 MR MHz MB 2-SMP Origin2000 Sun Enterprise 64 UlltraSparc1 250MHz MB 4-SMP

31 Redes de interconexión DINÁMICAS: Utilizadas en multiprocesadores UMA. Bus compartido Crossbar MEMORIA M-M1 M-M2 M-M3 M-M4 CPU-1 CPU-2 CPU-1 CPU-2 CPU-3 CPU-4 CPU-3 CPU-4 73

32 DINÁMICAS: Red multietapa Redes de interconexión

33 Redes de interconexión ESTÁTICAS: Utilizadas en multiprocesadores NUMA Red hipercubo Malla y Toroide 75