6. PROCESADORES SUPERESCALARES Y VLIW

Transcripción

1 6. PROCESADORES SUPERESCALARES Y VLIW 1

2 PROCESADORES SUPERESCALARES Y VLIW 1. Introducción 2. El modelo VLIW 3. El cauce superescalar 4. Superescalar con algoritmo de Tomasulo 2

3 PROCESADORES SUPERESCALARES Y VLIW 1. Introducción 3

4 Introducción Las técnicas vistas hasta ahora tienen como objetivo aprovechar al máximo el pipeline de forma que el CPI alcance el valor ideal de 1. Podemos obtener un CPI inferior a 1? Sí, si logramos que todas las etapas del pipeline puedan procesar más de una instrucción por ciclo. 4

5 Introducción PARALELISMO A NIVEL DE INSTRUCCIONES (ILP) Número de instrucciones de un programa que pueden ejecutarse en paralelo (de media). ADD R1,R2,R3 SUB R4,R5,R6 AND R7,R8,R9 Paralelismo de grado 3 ADD R1,R2,R3 SUB R4,R5,R1 AND R7,R8,R4 Paralelismo de grado 1 PARALELISMO A NIVEL DE MÁQUINA (MLP) Número máximo instrucciones que la máquina puede ejecutar en paralelo. A ese número se le llama grado de paralelismo del procesador. 5

6 Introducción Los procesadores actuales Utilizan las técnicas de aceleración vistas anteriormente. Procesan más de una instrucción por ciclo. Veremos dos tipos Procesadores VLIW Procesadores superescalares 6

7 PROCESADORES SUPERESCALARES Y VLIW 2. El modelo VLIW 7

8 El modelo VLIW VLIW = Very Long Instruction Word El compilador empaqueta varias operaciones en una nueva instrucción. Cada campo de la nueva instrucción está especializado en una UF determinada. En cada ciclo se emite sólo una de las nuevas instrucciones. El compilador se encarga de empaquetar correctamente las instrucciones evitando los problemas (dependencias, disponibilidad del hardware, etc ) 8

9 El modelo VLIW Comportamiento ideal. Inst. 01 Inst. 02 Inst. 03 Inst. 04 Inst. 05 Inst. 06 Inst. 07 Inst. 08 Inst. 09 Inst. 10 Inst. 11 Inst. 12 Inst. 13 Inst. 14 Inst. 15 Inst. 16 Compilador Inst. 11 Inst. 14 Inst. 16 Inst. 15 Inst. 06 Inst. 08 Inst. 10 Inst. 09 Inst. 05 Inst. 07 Inst. 12 Inst. 13 Emisión Inst. 03 Inst. 01 Inst. 02 Inst. 04 UF1 UF2 UF3 UF4 9

10 El modelo VLIW Normalmente no se pueden llenar todos los campos. Inst. 10 Inst. 14 Inst. 11 Inst. 01 Inst. 06 Inst. 12 Inst. 01 Inst. 02 Inst. 03 Inst. 04 Inst. 05 Inst. 06 Inst. 07 Inst. 08 Inst. 09 Inst. 10 Inst. 11 Inst. 12 Inst. 13 Inst. 14 Inst. 15 Inst. 16 Compilador Inst. 16 Inst. 15 Inst. 08 Inst. 09 Inst. 05 Inst. 07 Inst. 13 Emisión Inst. 03 Inst. 02 Inst. 04 UF1 UF2 UF3 UF4 10

11 El modelo VLIW Ventajas: Hardware más simple ya que el compilador se encarga de un gran número de tareas. Mayor número de unidades funcionales ya que queda libre mucho espacio en el chip. 11

12 El modelo VLIW Inconvenientes: Complejidad del compilador al tenerse que ocupar de numerosos asuntos. Dificultad para rellenar todos los campos de las instrucciones. Mayor tamaño del código debido al problema anterior. Incompatibilidad del código de cara a versiones con nuevas distribuciones de las unidades funcionales. 12

13 PROCESADORES SUPERESCALARES Y VLIW 3. El cauce superescalar 13

14 Procesador superescalar: El hardware resuelve los problemas en tiempo de ejecución. Se emite un número variable de instrucciones en cada ciclo. El código es compatible. El hardware aumenta su complejidad. 14

15 Inst. 01 Inst. 02 Inst. 03 Inst. 04 Inst. 05 Inst. 06 Inst. 07 Inst. 08 Inst. 09 Inst. 10 Inst. 11 Inst. 12 Inst. 13 Inst. 10 Inst. 09 Inst. 07 Inst. 04 Inst. 06 Inst. 01 Inst. 05 Inst. 02 Inst. 12 Inst. 13 Inst. 14 Inst. 15 Inst. 16 UF1 UF2 UF3 UF4 15

16 El cauce se estructura en varias etapas que presentan distintas variantes y que vamos a detallar. Extracción Caché (I) L1 Buffer de instrucciones Decodificación Pre-decodificación Ventana de instrucciones Caché L2 Emisión Ejecución Finalización 16

17 Etapa de extracción Caché (I) L1 Extracción Buffer de instrucciones Se encarga de la captación de instrucciones desde la caché Tiene que ser capaz de leer varias instrucciones por ciclo. Las instrucciones leídas se almacenan en un buffer. Este proceso se realiza en orden. 17

18 Etapa de decodificación Buffer de instrucciones Decodificación Ventana de instrucciones Extrae instrucciones del buffer y las decodifica. Debe decodificar varias instrucciones por ciclo. Las instrucciones decodificadas se almacenan en la ventana de instrucciones. Este proceso se realiza en orden. 18

19 Etapa de decodificación Buffer de instrucciones Decodificación Ventana de instrucciones Esta etapa se vuelve demasiado costosa ya que hay que realizar numerosas tareas (buscar operandos, examinar dependencias, ) y para varias instrucciones. En un ciclo no hay tiempo. Como aumentar el ciclo de reloj sería un error, lo que se hace es dividir la etapa en dos: Decodificación à Decodifica y envía a la ventana de instrucciones. Emisión à Se encarga del resto. 19

20 Etapa de pre-decodificación Caché L2 Pre-decodificación Caché (I) L1 Extracción Se puede facilitar el trabajo de la etapa ID haciendo una decodificación previa entre L2 y L1. A cada instrucción, o conjunto de ellas, se añaden algunos bits (típicamente de 4 a 7) para notificar ciertas características. El aumento en la longitud de las instrucciones implica un aumento en el ancho de banda de los buses. 20

21 Etapa de pre-decodificación EJEMPLO: Un procesador capta 4 instrucciones de 32 bits por ciclo, a cada una de las cuales la etapa de pre-decodificación añade 4 bits. Caché L2 Pre-decodificación Ancho de banda necesario 4 x 32 = 128 bits/ciclo Caché (I) L1 Ancho de banda necesario 4 x (32 + 4) = 144 bits/ciclo Extracción 21

22 Estructura de la ventana de instrucciones No se guardan instrucciones sino la información necesaria para ejecutarlas. Ventana de instrucciones La información se guarda en orden. Operación Destino Operando 1 OK 1 Operando 2 OK 2 Operación a realizar. Puede indicar un registro, una posición de memoria o un almacenamiento temporal. Valor del operando o elemento que lo generará. Indica si el operando está disponible. 22

23 Etapa de emisión Ventana de instrucciones Emisión Ejecución Si una instrucción está lista para ejecutarse y está disponible la U.F. que necesita, ésta se envía a la etapa de ejecución. Se pueden emitir varias instrucciones por ciclo. Si dos instrucciones compiten por una U.F. la emisión decidirá quién tiene prioridad. 23

24 Etapa de emisión Ventana de instrucciones Emisión Ejecución Emisión alineada: Hasta que no se vacían todas las instrucciones de la ventana no se pueden meter otras. Emisión no alineada Se pueden meter nuevas instrucciones siempre que haya sitio. Emisión en orden. Emisión fuera de orden. El máximo rendimiento se obtiene con emisión no alineada y fuera de orden. 24

25 Etapa de ejecución INT + - INT + - FP * FP *.... FP / MEM Bcc Ejecución

26 Variante con estaciones de reserva Puede enviar dos instrucciones por ciclo. Ventana de instrucciones Estaciones de reserva por cada U.F. o grupo homogéneo de U.F. s. INT + - INT + - FP * FP * FP / MEM Bcc La instrucción espera en la E.R. hasta que se pueda ejecutar. Puede enviar una instrucción por ciclo. 26

27 Variante con estaciones de reserva La emisión se divide en dos: Decodificación / Emisión Decodificación / Emisión Decodificación y envío a las E.R. s Envío (Dispatch) INT + - INT + - FP * FP *.... FP / MEM Bcc Envío a las U.F. s

28 Etapa de finalización Etapa en la que se finaliza la instrucción y se actualizan los registros. Ejecución Finalización Consistencia secuencial Memoria: Orden en que se realizan los accesos a memoria en relación con el orden del programa. Procesador: Orden en que se actualizan los registros en relación con el orden del programa. 28

29 Etapa de finalización Ejecución Finalización Consistencia fuerte: El orden del programa debe coincidir con el de finalización. Consistencia débil: El orden del programa puede ser distinto al de finalización. Hay que resolver los posibles riesgos. 29

30 Etapa de finalización Consistencia de memoria LD R1,200(R0) DMUL R1,R1,R1 SD R1,200(R0) AND R3,R4,R5 DSLLV R6,R7,R8 LD R2,400(R0) DADD R2,R2,R2 SD R2,400(R0) Qué ocurre si esta instrucción se retrasa? (Por ejemplo, un fallo de caché) No pueden ejecutarse por riesgo RAW Sí se pueden ejecutar (emisión fuera de orden) 30

31 Etapa de finalización Consistencia de memoria LD R1,200(R0) DMUL R1,R1,R1 SD R1,200(R0) AND R3,R4,R5 DSLLV R6,R7,R8 LD R2,400(R0) DADD R2,R2,R2 SD R2,400(R0) Ésta no presenta dependencias, por lo tanto... Consistencia débil: Puede ejecutarse y acabar incluso antes que los accesos a memoria anteriores. Consistencia fuerte: No puede ejecutarse. 31

32 Etapa de finalización Consistencia de memoria Direcciones diferentes LD R1,200(R0) DMUL R1,R1,R1 SD R1,200(R0) Direcciones diferentes? LD R1,200(R9) DMUL R1,R1,R1 SD R1,200(R9) AND R3,R4,R5 DSLLV R6,R7,R8 LD R2,400(R0) DADD R2,R2,R2 SD R2,400(R0) AND R3,R4,R5 DSLLV R6,R7,R8 LD R2,400(R10) DADD R2,R2,R2 SD R2,400(R10) Problemas Puede hacerse adelantamiento especulativo y en caso de fallo anular las instrucciones ejecutadas erróneamente. 32

33 Etapa de finalización Consistencia de memoria En los adelantamientos se suele dar prioridad a LOAD frente a STORE ya que la carga de un elemento puede a su vez hacer esperar a otras instrucciones. LD R1,200(R0) DMUL R1,R1,R1 SD R1,200(R0) Influye en las siguientes. No influye en las siguientes. SD R1,200(R0) DMUL R1,R1,R1 DADD R2,R1,R3 La tendencia actual es la consistencia de memoria débil ya que permite grandes ahorros de tiempo. 33

34 Etapa de finalización Consistencia de procesador Motivos: La tendencia actual es la consistencia de procesador fuerte. Los tiempos involucrados son menores que los de los accesos a memoria y no compensan una complicación excesiva del hardware. Estructuras como el Buffer de Reordenamiento (ROB) permiten de forma simple la finalización en orden con una emisión y ejecución fuera de orden. 34

35 Etapa de finalización Consistencia de procesador La información de las instrucciones se introduce en el ROB en orden. Una instrucción se saca cuando ella y sus predecesoras han finalizado. En ese momento se actualizan los registros. Permite el renombrado de registros y la ejecución especulativa Se retiran varias instrucciones por ciclo. Banco de registros con varios puertos de escritura. 35

36 Etapa de finalización Consistencia de procesador Puntero de cabeza Puntero de cola Implementación: Buffer circular. Destino Valor U.F. OK Estado Registro destino Emitida / Ejecutando / Finalizada Resultado de la operación U.F. que realiza el cálculo Validez del campo valor 36

37 Cauce completo con ventana de instrucciones Extracción Caché (I) L1 Buffer de instrucciones Decodificación Pre-decodificación Ventana de instrucciones Caché L2 Emisión Ejecución Finalización 37

38 Cauce completo con estaciones de reserva Extracción Caché (I) L1 Buffer de instrucciones Decodificación / Emisión Pre-decodificación Estaciones de reserva Caché L2 Envío Ejecución Finalización 38

39 PROCESADORES SUPERESCALARES Y VLIW 4. Superescalar con algoritmo de Tomasulo 39

40 Superescalar con algoritmo de Tomasulo Se añade un ROB para poder realizar especulación. Emisión Ahora el método se estructura en cuatro etapas. Ejecución Escritura de resultados Finalización 40

41 Superescalar con algoritmo de Tomasulo 1ª ETAPA EMISIÓN SI Operandos disponibles? NO Enviar operandos a la E.R. Indicar las E.R. con las instrucciones que los generarán E.R. y ROB disponibles? SI Enviar instrucción a la E.R. NO Todos los operandos en la E.R.? SI NO 41

42 Superescalar con algoritmo de Tomasulo 2ª ETAPA EJECUCIÓN Ejecutar en la U.F. 42

43 Superescalar con algoritmo de Tomasulo 3ª ETAPA ESCRITURA DE RESULTADOS Envía los resultados al CDB Desde el CDB se reenvía al ROB 43

44 Superescalar con algoritmo de Tomasulo 4ª ETAPA FINALIZACIÓN Finalizaron las instrucciones previas? SI NO SI Enviar el resultado a los registros o a la memoria Liberar la entrada en el ROB Especulación correcta? NO Liberar las entradas del ROB asociadas a la especulación 44

45 Superescalar con algoritmo de Tomasulo ROB No se necesitan los buffers de almacenamiento. 45