Diseño del procesador MIPS R2000
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- Andrea Barbero Vega
- hace 7 años
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1 Diseño del procesador MIPS R2000 Aula Virtual IS09 Sergio Barrachina Mir Área de Arquitectura y Tecnología de Computadores Dpt. de Ingeniería y Ciencia de los Computadores Universidad Jaume I
2 Índice 1. Objetivos 4 2. Contenido y bibliografía 5 3. Introducción Metodología de sincronización Construcción de la ruta de datos Búsqueda de instrucciones e incremento del PC Instrucciones aritmético-logicas (tipo R) Instrucciones de carga-almacenamiento de salto condicional Rutas monociclo y multiciclo 23
3 6. Ruta de datos monociclo Unidad de control monociclo El control de la ALU Formatos de instrucción Ruta de datos con señales de control Ruta de datos monociclo con control Añadir una nueva instrucción Desventajas de la realización monociclo
4 1 Objetivos Dada una instrucción, conocer qué elementos y conexiones son necesarias para su ejecución. Poder construir la ruta de datos completa, tanto monociclo como multiciclo. Ser capaz de modificar la ruta de datos de un procesador monociclo o multiciclo para ampliar su juego de instrucciones. Conocer las ventajas y desventajas, en implementación y rendimiento, de un procesador multiciclo frente a otro monociclo. Diseño del procesador MIPS R / 59
5 2 Contenido y bibliografía Contenido: Introducción al diseño de un procesador. Construcción de la ruta de datos monociclo. Diseño de la unidad de control monociclo. Construcción de la ruta de datos multiciclo. Diseño de la unidad de control multiciclo. Bibliografía: Estructura y Diseño de Computadores: interficie circuitería/programación (2000). David A. Patterson y John L. Hennessy. Capítulo 5. Diseño del procesador MIPS R / 59
6 3 Introducción En este capítulo se va a construir: la ruta de datos y la unidad de control para dos realizaciones del siguiente subconjunto del repertorio de instrucciones del MIPS: Acceso a memoria: «lw» y «sw». Aritmético-lógicas: «add», «sub», «and», «or» y «slt». Salto: «beq» y, más adelante, «j». Diseño del procesador MIPS R / 59
7 3 Introducción (II) Gran parte de lo necesario para construir las realizaciones de las anteriores instrucciones es común a todas ellas. Para cada instrucción, los dos primeros pasos son idénticos: 1. Enviar el contenido del PC a la memoria, cargar la instrucción de memoria e incrementar el PC. Diseño del procesador MIPS R / 59
8 3 Introducción (II) Gran parte de lo necesario para construir las realizaciones de las anteriores instrucciones es común a todas ellas. Para cada instrucción, los dos primeros pasos son idénticos: 1. Enviar el contenido del PC a la memoria, cargar la instrucción de memoria e incrementar el PC. 2. Leer uno o dos registros, dependiendo de la instrucción. Diseño del procesador MIPS R / 59
9 3 Introducción (II) Gran parte de lo necesario para construir las realizaciones de las anteriores instrucciones es común a todas ellas. Para cada instrucción, los dos primeros pasos son idénticos: 1. Enviar el contenido del PC a la memoria, cargar la instrucción de memoria e incrementar el PC. 2. Leer uno o dos registros, dependiendo de la instrucción. Tras estos dos pasos, depende de la instrucción. Aún así, para las instrucciones del mismo tipo, las acciones generalmente son las mismas. Diseño del procesador MIPS R / 59
10 3 Introducción (III) Esquema de alto nivel de una realización del MIPS: P C Dirección de lectura Memoria de Instrucciones lectura 1 lectura 2 escritura a escribir Registros leído 1 leído 2 ALU Dirección a escribir Memoria de s leído Este esquema se irá detallando a lo largo del tema. Diseño del procesador MIPS R / 59
11 3 Introducción (IV) Las unidades funcionales que se utilizan son de dos tipos: Combinacionales. Secuenciales. En las unidades combinacionales: La salida depende exclusivamente del valor de las entradas. ALU Cero Resultado de la ALU 3 ControlALU Diseño del procesador MIPS R / 59
12 3 Introducción (V) Las unidades secuenciales: Son aquellas cuya salida depende no sólo de las entradas, sino también del estado que almacenan. Son las que definen el estado del computador: si se guarda su contenido, se apaga, se enciende y se restaura como si no se hubiera apagado. Las unidades combinacionales deben partir o llegar a una unidad secuencial. Dirección a escribir EscribirMem Memoria de s leído LeerMem Diseño del procesador MIPS R / 59
13 3.1 Metodología de sincronización Las unidades secuenciales síncronas poseen una entrada adicional: el reloj. Dicha entrada controla cuándo se debe escribir en los elementos de estado. La escritura puede provocarse por: Nivel: nivel alto o bajo. Flanco: flanco ascendente o descente. La metodología generalmente empleada es la de flanco. En la realización propuesta: flanco ascendente. Diseño del procesador MIPS R / 59
14 3.1 Metodología de sincronización (II) Escritura controlada por flanco ascendente: Elemento de estado 1 Lógica combinatoria Elemento de estado 2 Ciclo de reloj Diseño del procesador MIPS R / 59
15 3.1 Metodología de sincronización (III) La activación por flanco permite leer y escribir de un elemento de estado en el mismo ciclo de reloj (sin que se produzca una condición de carrera): Elemento de estado Lógica combinatoria Diseño del procesador MIPS R / 59
16 4 Construcción de la ruta de datos Forma de construir la ruta de datos: Examinar los elementos requeridos para la ejecución de las distintas instrucciones. Construir las diferentes partes de la ruta de datos. Determinar las señales de control necesarias. Finalmente, unir las distintas partes para generar la ruta de datos: Las señales de control seleccionaran los diferentes caminos de la ruta de datos. Diseño del procesador MIPS R / 59
17 4.1 Búsqueda de instrucciones e incremento del PC Elementos necesarios: Diseño del procesador MIPS R / 59
18 4.1 Búsqueda de instrucciones e incremento del PC Elementos necesarios: Dirección de lectura Memoria de Instrucciones P C Sumador Memoria de instrucciones Contador de Programa Sumador Diseño del procesador MIPS R / 59
19 4.1 Búsqueda de instrucciones e incremento del PC (II) Parte de la ruta de datos: Sumador 4 P C Dirección de lectura Memoria de Instrucciones Diseño del procesador MIPS R / 59
20 4.2 Instrucciones aritmético-logicas (tipo R) Elementos necesarios para instrucciones tipo «add $t1,$t2,$t3» Diseño del procesador MIPS R / 59
21 4.2 Instrucciones aritmético-logicas (tipo R) Elementos necesarios para instrucciones tipo «add $t1,$t2,$t3» lectura 1 lectura 2 escritura Registros leído 1 leído 2 ALU Cero Resultado de la ALU a escribir 3 ControlALU Banco de Registros ALU Diseño del procesador MIPS R / 59
22 4.2 Instrucciones aritmético-logicas (tipo R) (II) Parte de la ruta de datos para las instrucciones aritmético-logicas: lectura 1 lectura 2 escritura a escribir Registros leído 1 leído 2 ALU Cero Resultado de la ALU 3 ControlALU Diseño del procesador MIPS R / 59
23 4.3 Instrucciones de carga-almacenamiento Elementos necesarios para instrucciones tipo «lw $t1,desp($t2)» o «sw $t0,desp($t4)». Banco de registros, ALU y: Diseño del procesador MIPS R / 59
24 4.3 Instrucciones de carga-almacenamiento Elementos necesarios para instrucciones tipo «lw $t1,desp($t2)» o «sw $t0,desp($t4)». Banco de registros, ALU y: EscribirMem Memoria de s Dirección leído a escribir 16 Extensión 32 de signo LeerMem Memoria de datos Extensión de signo Diseño del procesador MIPS R / 59
25 4.3 Instrucciones de carga-almacenamiento (II) Parte de la ruta de datos para las instrucciones de carga-almacenamiento: lectura 1 lectura 2 escritura a escribir Registros leído 1 leído 2 ALU Cero Resultado de la ALU 3 ControlALU Dirección a escribir EscribirMem Memoria de s leído 16 Extensión 32 de signo LeerMem Diseño del procesador MIPS R / 59
26 4.4 de salto condicional Elementos necesarios para instrucciones tipo «beq $t1,$t2,bucle» Diseño del procesador MIPS R / 59
27 4.4 de salto condicional Elementos necesarios para instrucciones tipo «beq $t1,$t2,bucle» Banco de registros. ALU. Extensión del signo. Desplazamiento 2 bits a la izquierda. Sumador. Diseño del procesador MIPS R / 59
28 4.4 de salto condicional (II) Parte de la ruta de datos para la instrucción «beq»: PC+4 Desp. 2 a la izqu. Sumador Destino salto 5 5 lectura 1 lectura 2 escritura a escribir Registros leído 1 leído 2 ALU Cero Resultado de la ALU 3 ControlALU A la lógica de control de salto 16 Extensión 32 de signo Diseño del procesador MIPS R / 59
29 5 Rutas monociclo y multiciclo Para completar el procesador basta con: Combinar las rutas de datos vistas en una sóla y añadir las señales y unidad de control necesarias. En este tema se verán dos realizaciones posibles: Monociclo: todas las instrucciones se ejecutan en un único ciclo largo de instrucción. Multiciclo: utiliza múltiples ciclos de instrucción (más cortos) para cada instrucción. Diseño del procesador MIPS R / 59
30 6 Ruta de datos monociclo Ésta es la realización más sencilla posible de un procesador. Se construirá uniendo las partes vistas anteriormente y añadiendo las señales de control necesarias. Recordatorio: las instrucciones que se implementarán son: «add», «sub», «and», «or», «slt», «lw», «sw», «beq», y posteriormente, «j». Diseño del procesador MIPS R / 59
31 6 Ruta de datos monociclo (II) Todas las instrucciones se han de ejecutar en un sólo ciclo Ningún elemento puede utilizarse más de una vez por instrucción Cualquier recurso que se requiera más de una vez por instrucción deberá estar duplicado. Por ejemplo: la memoria debe estar separada en memoria de instrucciones y memoria de datos. Diseño del procesador MIPS R / 59
32 6 Ruta de datos monociclo (III) Por otro lado, podrán compartirse los elementos comúnes a distintas instrucciones. Cuando sea necesario, deberán proporcionarse: múltiples entradas, una señal de control para seleccionar la entrada adecuada. Esta selección se realiza normalmente mediante un multiplexor. Operando A (común) Operando B (clase X) 0 M ux ALU Cero Resultado de la ALU Operando B (clase Y) 1 3 ControlALU FuenteALU Diseño del procesador MIPS R / 59
33 6 Ruta de datos monociclo (IV) Para la construcción de la ruta de dato vamos a: 1. Combinar las partes de la ruta de datos correspondiente a las instrucción aritmético-lógicas (tipo R) y las de carga-almacenamiento. 2. Añadir la parte correspondiente a la búsqueda de la instrucción e incremento del PC. 3. Combinar dicha ruta de datos con la parte correspondiente a la instrucción «beq». Diseño del procesador MIPS R / 59
34 6 Ruta de datos monociclo (V) Ejercicio 1: Combinar las rutas de datos de las instrucciones aritmético-lógicas y las de carga-almacenamiento lectura 1 lectura 2 escritura a escribir Registros leído 1 leído 2 ALU Cero Resultado de la ALU 3 ControlALU lectura 1 lectura 2 escritura a escribir Registros leído 1 leído 2 16 Extensión 32 de signo ALU Cero Resultado de la ALU 3 ControlALU Dirección a escribir EscribirMem Memoria de s leído LeerMem Diseño del procesador MIPS R / 59
35 6 Ruta de datos monociclo (VI) Solución: lectura 1 lectura 2 escritura Registros leído 1 leído 2 0 M u x Fuente ALU ALU Cero Resultado de la ALU 3 Dirección EscribirMem Memoria de s leído 1 M u x 0 MemaReg a escribir 1 ControlALU a escribir 16 Extensión 32 de signo LeerMem Diseño del procesador MIPS R / 59
36 6 Ruta de datos monociclo (VII) Ejercicio 2: Añadir la parte correspondiente a la búsqueda de la instrucción e incremento del PC a la ruta de datos obtenida: P C Dirección de lectura 4 Sumador lectura 1 lectura 2 escritura a escribir Registros leído 1 leído 2 16 Extensión 32 de signo 0 M u x 1 Fuente ALU ALU Cero Resultado de la ALU 3 ControlALU Dirección a escribir EscribirMem Memoria de s leído LeerMem 1 M u x 0 MemaReg Memoria de Instrucciones Diseño del procesador MIPS R / 59
37 6 Ruta de datos monociclo (VIII) Solución: Sumador 4 P C Dirección de lectura Memoria de Instrucciones lectura 1 lectura 2 escritura Registros leído 1 leído 2 0 M ux Fuente ALU ALU Cero Resultado de la ALU 3 Dirección EscribirMem Memoria de s leído 1 M ux 0 MemaReg a escribir 1 ControlALU a escribir 16 Extensión 32 de signo LeerMem Diseño del procesador MIPS R / 59
38 6 Ruta de datos monociclo (IX) Ejercicio 3: Combinar la actual ruta de datos con la parte correspondiente a la instrucción «beq». PC+4 Desp. 2 a la izqu. Sumador Destino salto 5 5 lectura 1 lectura 2 escritura a escribir Registros leído 1 leído 2 ALU Cero Resultado de la ALU 3 ControlALU A la lógica de control de salto 16 Extensión 32 de signo Diseño del procesador MIPS R / 59
39 6 Ruta de datos monociclo (X) Solución: 4 Sumador Desp. 2 a la izqu. Sumador 0 M u x 1 FuentePC P C Dirección de lectura Memoria de Instrucciones lectura 1 lectura 2 escritura a escribir Registros leído 1 leído 2 0 M u x 1 Fuente ALU ALU Cero Resultado de la ALU 3 ControlALU Dirección a escribir EscribirMem Memoria de s leído 1 M u x 0 MemaReg 16 Extensión 32 de signo LeerMem Diseño del procesador MIPS R / 59
40 7 Unidad de control monociclo La unidad de control es quien determina el valor de las diferentes señales de control en un instante dado. Antes de diseñar la unidad de control es necesario disponer de todas las señales de control. Para ello, veremos a continuación: El control de la ALU. Qué información proporcionan las instrucciones. Qué bits se utilizan para ello? Ruta de datos con todas las señales de control. Finalmente, se procederá al diseño de la Unidad de Control. Diseño del procesador MIPS R / 59
41 7.1 El control de la ALU Supongamos que la señal ControlALU determina la operación de la ALU de acuerdo con la siguiente tabla de verdad: ControlALU Función 000 AND 001 OR 010 suma ALU Cero Resultado de la ALU 3 ControlALU 110 resta 111 activar si menor que Diseño del procesador MIPS R / 59
42 7.1 El control de la ALU (II) Sería posible que la Unidad de Control determinara el valor correcto de la señal ControlALU en función de la instrucción en curso. Sin embargo, para simplificar el diseño de la Unidad de Control, se pueden crear elementos de control especializados. Así, para generar la señal ControlALU se va a utilizar un elemento que llamaremos: ALU Cero Resultado de la ALU 3 ControlALU Control de la ALU. Diseño del procesador MIPS R / 59
43 7.1 El control de la ALU (III) El Control de la ALU dispondrá de 2 entradas: Señal de control ALUOp (generada por la Unidad de Control). Bits del campo función de la instrucción. y 1 salida: señal ControlALU. ALU Cero Resultado de la ALU 3 ControlALU Campo función Control de la ALU Diseño del procesador MIPS R / 59 ALUOp
44 7.1 El control de la ALU (IV) Funcionamiento del Control de la ALU Código ALUOp Campo de Operación Acción ControlALU operación función deseada LW 00 XXXXXX cargar palabra suma 010 SW 00 XXXXXX almacenar palabra suma 010 Branch Equal 01 XXXXXX saltar si igual resta 110 R-type suma suma 010 R-type resta resta 110 R-type and and 000 R-type or or 001 R-type poner si menor slt 111 Diseño del procesador MIPS R / 59
45 7.1 El control de la ALU (V) Tabla de verdad del Control de la ALU ALUOp Campo de ControlALU función 00 XXXXXX XXXXXX 110 1X XX X XX X XX X XX X XX Diseño del procesador MIPS R / 59
46 7.2 Formatos de instrucción RECORDATORIO Antes de diseñar la unidad de control es necesario disponer de todas las señales de control. Para ello, veremos a continuación: El control de la ALU. Qué información proporcionan las instrucciones. Qué bits se utilizan para ello? Ruta de datos con todas las señales de control. Diseño del procesador MIPS R / 59
47 7.2 Formatos de instrucción (II) Las instrucciones que queremos implementar pertenecen a uno de los siguientes formatos (con el código de operación indicado): Formato R («add», «sub», «and», etc.): rs rt rd shamt funct 6 bits 5 bits 5 bits 5 bits 5 bits 6 bits Formato I («lw», «sw» y «beq»): /43 rs rt rd 6 bits 5 bits 5 bits 16 bits rs rt rd 6 bits 5 bits 5 bits 16 bits Diseño del procesador MIPS R / 59
48 7.2 Formatos de instrucción (III) Ejercicio 4: Modifica la siguiente parte de la ruta de datos de forma que se especifique qué bits de la instrucción van a qué entrada del banco de registros: 5 5 lectura 1 lectura 2 Registros leído 1 5 escritura leído 2 a escribir Diseño del procesador MIPS R / 59
49 7.2 Formatos de instrucción (IV) Solución: [25 21] [20 16] [15 11] RegDest 0 M u x 1 lectura 1 lectura 2 escritura a escribir Registros leído 1 leído 2 Diseño del procesador MIPS R / 59
50 7.3 Ruta de datos con señales de control RECORDATORIO Antes de diseñar la unidad de control es necesario disponer de todas las señales de control. Para ello, veremos a continuación: El control de la ALU. Qué información proporcionan las instrucciones. Qué bits se utilizan para ello? Ruta de datos con todas las señales de control. Diseño del procesador MIPS R / 59
51 7.3 Ruta de datos con señales de control (II) 4 Sumador Sumador 0 M u x 1 Desp. 2 a la izqu. FuentePC P C Dirección de lectura [31 0] Memoria de Instrucciones [25 21] [20 16] [15 11] RegDest 0 M u x 1 lectura 1 lectura 2 escritura a escribir Registros leído 1 leído 2 0 M u x 1 Fuente ALU ALU Cero Resultado de la ALU Dirección a escribir EscrMem Memoria de s leído 1 M u x 0 MemaReg [15 0] 16 Extensión 32 de signo Control de la ALU LeerMem [5 0] ALUOp Diseño del procesador MIPS R / 59
52 7.4 Ruta de datos monociclo con control 4 Sumador Sumador 0 M u x 1 Desp. 2 a la izqu. FuentePC [31 26] Control RegDest SaltoCond LeerMem MemaReg ALUOp EscrMem FuenteALU P C Dirección de lectura [31 0] Memoria de Instrucciones [25 21] [20 16] [15 11] lectura 1 lectura 2 0 Resultado de la ALU 1 M Dirección leído 0 ux 1 escritura a escribir Registros leído 1 leído 2 M ux 1 ALU Cero a escribir Memoria de s M u x 0 [15 0] 16 Extensión 32 de signo Control de la ALU [5 0] Diseño del procesador MIPS R / 59
53 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R 1 0 «lw» 0 0 «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
54 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» 0 0 «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
55 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» 0 0 «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
56 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» 0 0 «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
57 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» 0 0 «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
58 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» 0 0 «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
59 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» 0 0 «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
60 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» 0 0 «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
61 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
62 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
63 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
64 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
65 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
66 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
67 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
68 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» X 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
69 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» X «beq» 0 1 Diseño del procesador MIPS R / 59
70 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» X 1 X 0 0 «beq» 0 1 Diseño del procesador MIPS R / 59
71 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» X 1 X «beq» 0 1 Diseño del procesador MIPS R / 59
72 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» X 1 X «beq» 0 1 Diseño del procesador MIPS R / 59
73 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» X 1 X «beq» 0 1 Diseño del procesador MIPS R / 59
74 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» X 1 X «beq» 0 1 Diseño del procesador MIPS R / 59
75 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» X 1 X «beq» X 0 1 Diseño del procesador MIPS R / 59
76 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» X 1 X «beq» X Diseño del procesador MIPS R / 59
77 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» X 1 X «beq» X 0 X 0 1 Diseño del procesador MIPS R / 59
78 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» X 1 X «beq» X 0 X Diseño del procesador MIPS R / 59
79 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» X 1 X «beq» X 0 X Diseño del procesador MIPS R / 59
80 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» X 1 X «beq» X 0 X Diseño del procesador MIPS R / 59
81 7.4 Ruta de datos monociclo con control (II) Figura anterior significado señales de control. El valor de las señales de control queda determinado por el código de operación de la instrucción en curso: RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp0 Formato R «lw» «sw» X 1 X «beq» X 0 X Diseño del procesador MIPS R / 59
82 7.4 Ruta de datos monociclo con control (III) Tabla de verdad de la Unidad de Control monociclo: Entradas Salidas CO 5 CO 4 CO 3 CO 2 CO 1 CO 0 RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp X 1 X X 0 X Tabla de verdad Diseño del procesador MIPS R / 59
83 7.4 Ruta de datos monociclo con control (III) Tabla de verdad de la Unidad de Control monociclo: Entradas Salidas CO 5 CO 4 CO 3 CO 2 CO 1 CO 0 RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp X 1 X X 0 X Tabla de verdad Simplificación Diseño del procesador MIPS R / 59
84 7.4 Ruta de datos monociclo con control (III) Tabla de verdad de la Unidad de Control monociclo: Entradas Salidas CO 5 CO 4 CO 3 CO 2 CO 1 CO 0 RegDest FuenteALU MemaReg LeerMem EscrMem SaltoCond ALUOp1 ALUOp X 1 X X 0 X Tabla de verdad Simplificación Circuito Combinacional! Diseño del procesador MIPS R / 59
85 7.4 Ruta de datos monociclo con control (IV) A continuación se va mostrar el flujo a través de la ruta de datos de las siguientes instrucciones: «add $t1, $t2, $t3» «lw $t1, desp1($t2)» «beq $t1, $t2, desp» Se resaltarán en la ruta de datos: Elementos activos de la ruta de datos. Señales de control activadas. (Si una señal de control está a cero, no se resaltará) Diseño del procesador MIPS R / 59
86 7.4 Ruta de datos monociclo con control (V) 4 Sumador Sumador 0 M u x 1 Desp. 2 a la izqu. FuentePC [31 26] Control RegDest SaltoCond LeerMem MemaReg ALUOp EscrMem FuenteALU P C Dirección de lectura [31 0] Memoria de Instrucciones [25 21] [20 16] [15 11] [15 0] «add $t1, $t2, $t3» (1/4) lectura 1 lectura 2 0 Resultado de la ALU 1 M Dirección leído 0 ux 1 escritura a escribir Registros leído 1 leído 2 16 Extensión 32 de signo [5 0] M u x 1 Control de la ALU ALU Cero a escribir Memoria de s M u x 0 Diseño del procesador MIPS R / 59
87 7.4 Ruta de datos monociclo con control (VI) 4 Sumador Sumador 0 M u x 1 Desp. 2 a la izqu. FuentePC [31 26] Control RegDest SaltoCond LeerMem MemaReg ALUOp EscrMem FuenteALU P C Dirección de lectura [31 0] Memoria de Instrucciones [25 21] [20 16] [15 11] [15 0] «add $t1, $t2, $t3» (2/4) lectura 1 lectura 2 0 Resultado de la ALU 1 M Dirección leído 0 ux 1 escritura a escribir Registros leído 1 leído 2 16 Extensión 32 de signo [5 0] M u x 1 Control de la ALU ALU Cero a escribir Memoria de s M u x 0 Diseño del procesador MIPS R / 59
88 7.4 Ruta de datos monociclo con control (VII) 4 Sumador Sumador 0 M u x 1 Desp. 2 a la izqu. FuentePC [31 26] Control RegDest SaltoCond LeerMem MemaReg ALUOp EscrMem FuenteALU P C Dirección de lectura [31 0] Memoria de Instrucciones [25 21] [20 16] [15 11] [15 0] «add $t1, $t2, $t3» (3/4) lectura 1 lectura 2 0 Resultado de la ALU 1 M Dirección leído 0 ux 1 escritura a escribir Registros leído 1 leído 2 16 Extensión 32 de signo [5 0] M u x 1 Control de la ALU ALU Cero a escribir Memoria de s M u x 0 Diseño del procesador MIPS R / 59
89 7.4 Ruta de datos monociclo con control (VIII) 4 Sumador Sumador 0 M u x 1 Desp. 2 a la izqu. FuentePC [31 26] Control RegDest SaltoCond LeerMem MemaReg ALUOp EscrMem FuenteALU P C Dirección de lectura [31 0] Memoria de Instrucciones [25 21] [20 16] [15 11] [15 0] «add $t1, $t2, $t3» (4/4) lectura 1 lectura 2 0 Resultado de la ALU 1 M Dirección leído 0 ux 1 escritura a escribir Registros leído 1 leído 2 16 Extensión 32 de signo [5 0] M u x 1 Control de la ALU ALU Cero a escribir Memoria de s M u x 0 Diseño del procesador MIPS R / 59
90 7.4 Ruta de datos monociclo con control (IX) 4 Sumador Sumador 0 M u x 1 Desp. 2 a la izqu. FuentePC [31 26] Control RegDest SaltoCond LeerMem MemaReg ALUOp EscrMem FuenteALU P C Dirección de lectura [31 0] Memoria de Instrucciones «lw $t1, desp1($t2)» [25 21] [20 16] [15 11] [15 0] lectura 1 lectura 2 0 Resultado de la ALU 1 M Dirección leído 0 ux 1 escritura a escribir Registros leído 1 leído 2 16 Extensión 32 de signo [5 0] M u x 1 Control de la ALU ALU Cero a escribir Memoria de s M u x 0 Diseño del procesador MIPS R / 59
91 7.4 Ruta de datos monociclo con control (X) 4 Sumador Sumador 0 M u x 1 Desp. 2 a la izqu. FuentePC [31 26] Control RegDest SaltoCond LeerMem MemaReg ALUOp EscrMem FuenteALU P C Dirección de lectura [31 0] Memoria de Instrucciones «beq $t1, $t2, desp» [25 21] [20 16] [15 11] [15 0] lectura 1 lectura 2 0 Resultado de la ALU 1 M Dirección leído 0 ux 1 escritura a escribir Registros leído 1 leído 2 16 Extensión 32 de signo [5 0] M u x 1 Control de la ALU ALU Cero a escribir Memoria de s M u x 0 Diseño del procesador MIPS R / 59
92 7.5 Añadir una nueva instrucción Ejercicio 5: Amplía la ruta de datos de tal forma que sea capaz de ejecutar instrucciones de salto incondicional («j»). Recordatorio: La dirección de salto de una instrucción «j dest» se obtienen concatenando: Los 4 bits de mayor peso de «PC+4». Los 26 bits de menor peso de la instrucción «j». Dos bits a 0: (00 2 ). Diseño del procesador MIPS R / 59
93 7.5 Añadir una nueva instrucción (II) Solución: Los elementos que se deben añadir son: Circuitería necesaria para generar la dirección de salto. Diseño del procesador MIPS R / 59
94 7.5 Añadir una nueva instrucción (II) Solución: Los elementos que se deben añadir son: Circuitería necesaria para generar la dirección de salto. Multiplexor para seleccionar: Dirección de salto incodicional o PC+4 o dirección de salto condicional. Diseño del procesador MIPS R / 59
95 7.5 Añadir una nueva instrucción (II) Solución: Los elementos que se deben añadir son: Circuitería necesaria para generar la dirección de salto. Multiplexor para seleccionar: Dirección de salto incodicional o PC+4 o dirección de salto condicional. Nueva señal de control, SaltoIncond, que: se active cuando la instrucción sea una «j» (CO=2) y controle el anterior multiplexor. Diseño del procesador MIPS R / 59
96 7.5 Añadir una nueva instrucción (III) 4 [25 0] 26 Desp Dirección de jump [31 0] a la izqu. PC+4 [31 28] Sumador Sumador 0 M u x 1 1 M u x 0 [31 26] Control RegDest SaltoIncond SaltoCond LeerMem MemaReg ALUOp EscrMem FuenteALU Desp. 2 a la izqu. FuentePC P C Dirección de lectura [31 0] Memoria de Instrucciones [25 21] [20 16] [15 11] 0 M u x 1 lectura 1 lectura 2 escritura a escribir Registros leído 1 leído 2 0 M u x 1 ALU Cero Resultado de la ALU Dirección a escribir Memoria de s leído 1 M u x 0 [15 0] 16 Extensión 32 de signo Control de la ALU [5 0] Diseño del procesador MIPS R / 59
97 7.6 Desventajas de la realización monociclo Es posible realizar un procesador utilizando esta técnica. Sin embargo, no se construyen debido a que es ineficiente: El tiempo de ciclo viene determinado por la instrucción más lenta no es posible reducir el tiempo de las instrucciones rápidas. Las unidades funcionales sólo pueden utilizarse una vez por ciclo encarece el coste de la realización. Diseño del procesador MIPS R / 59
98 7.6 Desventajas de la realización monociclo Es posible realizar un procesador utilizando esta técnica. Sin embargo, no se construyen debido a que es ineficiente: El tiempo de ciclo viene determinado por la instrucción más lenta no es posible reducir el tiempo de las instrucciones rápidas. Las unidades funcionales sólo pueden utilizarse una vez por ciclo encarece el coste de la realización. Realizaciones alternativas: Ruta de datos Multiciclo. Ruta de datos Segmentada. Diseño del procesador MIPS R / 59
99 Fin Copyright c 2006 Sergio Barrachina Mir Área de Arquitectura y Tecnología de Computadores Dpt. de Ingeniería y Ciencia de los Computadores Universidad Jaume I Realizada con ujislides c Sergio Barrachina (barrachi@icc.uji.es)
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