Funcionamiento del Amplificador de Muestreo y Retención

Transcripción

1 24/11/23 Funcionamiento del Amplificador de Muestreo y Retención Básicamente el citado circuito permite generar a la salida muestras en intervalos de tiempo discreto, de la señal analógica de entrada durante la retención, y v durante el muestreo. PARAMETERS: Cp = 4p Wn = 5u Vcc = 5 CK_P = 5 CK_N = -5 VAMPL = 2.5 TD =.1m FREQ = 1 V3 PER = 2u PW = 1u TF = TR = V2 SHA Vin_ANALOG D_OUT TD = V2 = {CK_P} V1 = {CK_N} AC = DC = Fig. Circuito de prueba para pasar una señal de tiempo continuo a tiempo discreto. VIN_ANALOG (V3): (V2): (v): D_OUT: señal de entrada senoidal continua de amplitud 2,5v y frecuencia 1kHz. generador de pulsos de ancho,25us, entre +/-5v y frecuencia 5kHz. conectada a común para este ejemplo. señal de salida en tiempo discreto. La señal de control determinará: en estado alto el ciclo de muestreo ó en estado bajo retención. El Amplificador Operacional realimentado negativamente gana dos bajo esta configuración. Inicialmente la señal en estado alto permite la apertura de L2 y, el cierre de L1 y L3, con lo cual Cs se carga a la tensión de entrada (VIN_ANALOG) a través de L3 que a su vez asegura descargado a Ch y la salida (D_OUT) permanece en v. Bajo estas condiciones se tiene en Cs una carga igual a: Qs = Cs [18.1] V IN A los 11us cae, con lo cual L1 y L3 se abren separando la entrada (VIN_ANALOG) de Cs y liberando a Ch para que conecte la salida a su carga respectivamente; mientras que L2 se cierra conectando Cs a v (). Pasando de este modo al ciclo de retención. 1-1

2 Con lo cual la Cs se descarga a través de Ch, siendo: 24/11/23 Qs = Qh [18.2] las cargas acumuladas en las capacidades entrada (durante el ciclo de muestreo) y salida (durante el ciclo de retención) respectivamente, con: tenemos Cs V = Ch [18.3] IN V OUT Cs VOUT = VIN [18.4] Ch 5. SEL>> V(SHA.) us 11us 12us 13us 14us 15us 16us 17us 18us 19us 2us V(SHA.Vin_ANALOG) V(SHA.D_OUT) V(SHA.) Fig. Análisis transitorio de señales de entrada y salida entre los 12us y 27us 27us us 11us 12us 13us 14us 15us 16us 17us 18us 19us 2us V(SHA.Cs:1)-V(SHA.Cs:2) V(SHA.Ch:1)-V(SHA.Ch:2) Fig. Análisis de la capacidad de salida Ch y de entrada Cs. 27us 2-2

3 24/11/23 Nótese que al ser la capacidad Cs (entrada-sampling) el doble que la capacidad Ch (salida-hold), este proceso dobla a la salida la tensión de entrada, al completarse la descarga de Cs a través de Ch. A los 12us la señal vuelve a activar las llaves L1 y L3 con lo cual Cs es conectada a Vin, Ch es cortocircuitada y la salida se fija en v. Se pasa al ciclo de muestreo. Finalmente a los 13us vuelve a repetirse un proceso similar que lo sucedido a los 11us. En adelante se examina el caso en cuestión, que es el utilizado en el conversor, conectando a una tensión diferente de v. Esto se traduce en una suma ó resta de un valor fijo a la tensión retenida. Obviamente, durante el muestreo el ciclo de muestreo Cs se conecta a Vin, se carga exactamente con la misma Qs sin importar. No así, durante el ciclo de retención, L2 conecta un extremo de Cs a (diferente de v), y el otro extremo si a v (masa virtual del Operacional) junto con un extremo de Ch, a dicho instante descargado. La corriente fluye a través de Cs y Ch hasta que se cumpla que: ( VIN VREF ) = Ch VOUT Cs [18.5] con lo cual ahora es la nueva tensión de salida. V OUT Cs = ( VIN VREF ) [18.6] Ch Ejemplo 1: (Con v) El siguiente circuito de prueba consiste en insertar una señal senoidal de 5v de Amplitud y frecuencia 1kHz, la señal de Clock es conectada a un generador de pulsos de 2MSa, (una posible frecuencia máxima de sampling para esta tecnología) generando 12 muestras para el intervalo de prueba de 6us. La señal es un pulso que ajustamos en tiempo y amplitud de forma adecuada para que reste a la entrada, cuando ésta supera por exceso ó por defecto dicho valor, en el semiciclo positivo ó negativo según se trate. 3-3

4 24/11/23 SHA Vin_ANALOG V3 VAMPL = 5 TD =.1m FREQ = 1 PER = 6u PW = 4u TF = 1n TR = 1n TD = 15u V2 = 2.5v V1 = v AC = DC = V2 PER = 5n PW = 25n TF = TR = TD = V2 = {CK_P} V1 = {CK_N} AC = DC = D_OUT Fig. Circuito de prueba del SHA us 15us 2us 25us 3us 35us 4us 45us 5us 55us 6us V(SHA.Vin_ANALOG) V(SHA.D_OUT) V(SHA.) Fig. Respuesta transitoria del Circuito de prueba del SHA para un semiciclo positivo de una senoide de 1kHz, 5Vp a 2MSa con positiva. 4-4

5 24/11/ us 15us 2us 25us 3us 35us 4us 45us 5us 55us 6us V(SHA.Vin_ANALOG) V(SHA.D_OUT) V(SHA.) Fig. Respuesta transitoria del Circuito de prueba del SHA para un semiciclo negativo de una senoide de 1kHz, 5Vp a 2MSa con negativa. Ejemplo 2: Como parte de una etapa del conversor A/D. 2x_SHA representa el SHA de salida en la etapa del pipeline, elabora el residuo muestreando, duplicando y reteniendo el resultado de la resta entre VIN_ANALOG y. A B VR_P/4 ADSC DAC VR_N/4 VREF_P VREF_N A B DIGITAL_INPUT_A DIGITAL_INPUT_B VIN_ANALOG VIN_ANALOG ANALOG_OUTPUT LATCH 1.5BIT_DAC SHA 1.5BIT_ADSC D_OUT Vin_ANALOG RESIDUO 2x_SHA SHA.VIN_ANALOG: señal de entrada continua retenida con la anterior fase de clock. SHA.: fase de reloj para esa etapa. SHA.: conectada a la salida del DAC, pudiendo ser v, +2,5v ó -2,5v. SHA.D_OUT: señal de salida residuo. 5-5

6 24/11/ us 6us 7us 8us 9us 1us 11us 12us 13us 14us 15us V(PIPELINE_STAGE.SHA.VIN_ANALOG) V(PIPELINE_STAGE.SHA.VREF) V(PIPELINE_STAGE.SHA.D_OUT) Fig. Comportamiento Transitorio del SHA de salida en la primer etapa de un conversor A/D Pipeline con en v y 2.5v. 6-6