Tema 2: Sistemas Empotrados basados en Microcontroladores (Sesión 8)

Transcripción

1 [1] : Sistemas Empotrados basados en Microcontroladores (Sesión 8) Antonio Carlos Domínguez Brito <adominguez@iusiani.ulpgc.es> 1

2 [] Comunicaciones Serie NC A1 1 8 VCC WE A7 A6 A5 A4 CS A8 A9 A11 A3 A OE A10 A1 A0 D0 D1 CS1 D7 D6 D5 D GND Comunicaciones parelelas o serie?. Ventajas. Inconvenientes. S0 S1 S VSS 8 VCC WP SCL SDA b) Serial Address and Data D4 D3 a) Parallel Address and Data Buses 1 Example Dual-in Line Packages Required for 8KByte Memory, Approximately to Scale

3 [3] Comunicaciones Serie Síncronas Características: Datos sincronizados con un reloj un por ciclo de reloj, la transferencia ocurre en los flancos de subida o bajada del pulso de reloj. Reloj generado por el transmisor de datos, y se conecta al receptor, Reloj no tiene que tener una frecuencia constante o continua, Condición de inactividad con reloj estacionario. Serial Data bit 0 bit 1 bit bit 3 bit 4 bit 5 bit 6 bit 7 Clock 3

4 Puerto Serie Síncrono Básico [4] QA D IN Clk D Q QB D Q QC D Q QD D Q QE D Q QF D Q D Q QG QH D Q D OUT Registro de desplazamiento de 8 bits, un posible receptor de datos serie. Parallel Data Out Serial Data In Serial Data Out Clock Parallel Data In Registro de desplazamiento de propósito general como digrama de bloques. 4

5 [5] Enlace Serie Síncrono Básico SERIAL NODE 1 SERIAL NODE Parallel Data Out Parallel Data Out Serial Data In Serial Data Out Serial Data In Clock Serial Data Out Clock Parallel Data In Parallel Data In Clock Source Enlace serie síncrono de propósito general 5

6 [6] Enlace Serie Síncrono Básico Slave Select 1 Slave Select Slave Select 3 SS SS Master SDO SS SDI Clk Enlace serie síncrono de propósito general con un dispositivo maestro y múltiples dispositivos esclavos Slave 3 Slave Slave 1 6

7 [7] Puerto Serie Síncrono Básico Data Bus Estructura genérica de un puerto serie síncrono maestro/esclavo. Estándares: SPI (Serial Peripheral Interface) de Motorola, y Microwire de National Buffer Serial In Shift Register Shift Clock Serial Out Select Internal Clock Source Serial Clock Select Division Ratio Programmable Divider Internal Clock Source Internal Oscillator Timer Overflow Output Internal/External Clock 7

8 Módulo MSSP (Modo SPI) [8] 8

9 Módulo MSSP (Modo SPI) [9] 9

10 [10] Módulo MSSP (Modo SPI) Serial Data In Serial Data Out Slave Select Serial Clock the main shift register El módulo MSSP (Master Synchronous Serial Port) puede funcionar en dos modos: SPI e IC this line enables the port, if slave select mode is enabled Clock Signal Generation 10

11 [11] Módulo MSSP (Modo SPI) 11

12 [1] Módulo MSSP (Modo SPI) 1

13 [13] Módulo MSSP (Modo SPI) Registro SSPCON (o SSPCON1) en modo SPI 13

14 [14] Módulo MSSP (Modo SPI) Registro SSPSTAT en modo SPI 14

15 [15] Módulo MSSP (Modo SPI) Cronograma módulo MSSP en modo SPI como maestro. Al escribir sobre SSPBUF comienza la transferencia. SSPIF se activa al finalizar transferencia 15

16 [16] Módulo MSSP (Modo SPI) Cronograma módulo MSSP en modo SPI como esclavo. SSPIF se activa al recibir un byte en SSPSR (se transfiere automáticamente a SSPBUF). Dato en SSPBUF enviado al maestro 16

17 Módulo MSSP (Modo SPI) ;************************************************************************* ;sync_ser_demo ;Program to demonstrate MSSP serial output. ;Program sends same two digits repeatedly from serial port, with delay. ;serial data appears on Port C bit 5, serial clock on Port C bit 3. ; TJW Tested.7.05 ;*************************************************************************... (early comments and initialisation omitted)... ; bsf status,rp0 ;select memory bank 1... movlw B' ' ;Set port C bits, SDO and SCK set as op.(sdi line, movwf trisc ;bit 4, is controlled by SPI module, so leave)... bcf status,rp0 ;select memory bank 1 movlw B' ' movwf sspstat ;SMP=0, CKE=0, other bits don t apply movlw B' ' ;enable serial port, master mode, clock is fosc/16 movwf sspcon ;& idles high. ;Switch all outputs off clrf porta clrf portb clrf portc loop movlw B' ' movwf sspbuf call delay40u movlw B' ' movwf sspbuf call delay40u goto loop ; ;Subroutine: introduces delay of 40us approx delay40u movlw D'10' ;10 cycles called, each taking 4us movwf delcntr1 del1 nop ;4 inst cycles in this loop, ie 4us decfsz delcntr1,1 goto del1 return end [17] Ejemplo de uso del módulo MSSP en modo SPI 17

18 [18] Módulo MSSP (Modo SPI) Limitaciones de las comunicaciones serie síncronas SPI (o Microwire): 1. Más de un dispositivo maestro?. Dirigirse a un dispositivo específico? 3. No hay reconocimiento en la recepción de datos? 4. Cómo añadimos un nuevo nodo?. 18

19 [19] Inter-Integrated Circuit (I C) Bus compartido síncrono bidireccional, half-dublex. Dos líneas (SCL reloj serie, y SDA datos serie), definido por Philips para comunicaciones a corta distancia entre dispositivos, que pueden ser: Maestros (inicia y termina transferencias, genera la señal de reloj en el bus) Esclavos (dispositivos direccionados por el maestro) Transmisor (transmite un dato en el bus, puede ser maestro o esclavo) Receptor (recibe un dato del bus, ídem) Puede haber varios maestros, aunque sólo uno puede estar activo al mismo tiempo. Existencia de mecanismo de arbitraje del bus, y de detección de colisiones. Los esclavos se identifican con un dirección. Velocidades de transmisión posibles: standard ( 100 Kbit/s), fast ( 400 Kbit/s), fast plus ( 1 Mbit/s) y high speed ( 3.4Mbit/s). 19

20 [0] Inter-Integrated Circuit (I C) Las dos líneas del bus son salidas de drenador en abierto (activas cuando son 0). Las resistencias pull-up garantizan un valor alto cuando están inactivas. Numero de dispositivos en el bus dependiente de las capacitancias introducidas por cada dispositivo. VDD R PU R PU Pull-up Resistors SCL (Serial Clock) "Stray" Capacitance SDA (Serial Data) CLC CLD Data Out Data In Clock Out Clock In Node 1 Data Out Data In Clock Out Clock In Node 0

21 Inter-Integrated Circuit (I C) [1] Ejemplo de sistema basado en IC con dos microcontroladores 1

22 Inter-Integrated Circuit (I C) [] Transferencia de bits en el bus IC

23 Inter-Integrated Circuit (I C) [3] Condiciones START y STOP en el bus IC 3

24 Inter-Integrated Circuit (I C) [4] Transmisión de un byte completo en el bus IC 4

25 Inter-Integrated Circuit (I C) [5] Mecanismo de sincronización de relojes entre dos dispositivos maestros bus IC 5

26 Inter-Integrated Circuit (I C) [6] Mecanismo de arbitraje entre dos dispositivos maestros por el uso del bus IC 6

27 Inter-Integrated Circuit (I C) [7] Cronograma de una transferencia completa en el bus IC 7

28 Inter-Integrated Circuit (I C) [8] Formatos de transferencia IC para direcciones de 7 bits 8

29 Inter-Integrated Circuit (I C) [9] Formatos de transferencia IC para direcciones de 7 bits 9

30 Inter-Integrated Circuit (I C) [30] Formatos de transferencia IC para direcciones de 10 bits 30

31 Inter-Integrated Circuit (I C) [31] Direcciones IC reservadas 31

32 Inter-Integrated Circuit (I C) [3] El bus IC en el 3

33 Inter-Integrated Circuit (I C) [33] El bus IC en el 33

34 [34] Inter-Integrated Circuit (IC) 34

35 [35] Inter-Integrated Circuit (IC) 35

36 [36] Inter-Integrated Circuit (IC) Registro SSPCON (o SSPCON1) en modo IC 36

37 [37] Inter-Integrated Circuit (IC) Registro SSPSTAT en modo IC 37

38 [38] Inter-Integrated Circuit (IC) Registro SSPCON en modo IC 38

39 Inter-Integrated Circuit (I C) [39] Módulo SSP en modo IC Esclavo 39

40 [40] Inter-Integrated Circuit (I C) Interrupt flag Buffer full Overflow Módulo SSP en modo IC Esclavo. Transferencia de escritura (con overflow en la recepción del segundo byte). El esclavo recibe datos del maestro 40

41 [41] Inter-Integrated Circuit (I C) Interrupt flag Buffer full Clock Release bit Módulo SSP en modo IC Esclavo. Transferencia de lectura. El maestro solicita datos del esclavo, y este se los envía 41

42 Inter-Integrated Circuit (IC) [4] ;*************************************************************** ;This is ISR, caused by keypad or IC address match. ;Does not context save, as all action is in ISRs. ;*************************************************************** Módulo SSP en modo Interrupt_SR btfsc intcon, rbif ;is it keypad interrupt? goto kpad_isr IC Esclavo. Ejemplo de ;Here if interrupt is IC, either address match (Ack sent automatically) código ;OR further received byte has been detected. ;check whether this byte was address or data bsf status,rp0 btfsc sspstat,d_a goto ISR1 ;go if word was data bcf status,rp0 movf sspbuf,0 ;dummy read of the address byte, to clear flag ;check if read, if so load and send byte bsf status,rp0 btfsc sspstat,r_w goto Send_IC bcf status,rp0 ;otherwise exit ISR, to await incoming data byte bcf pir1,sspif ;clear interrupt bit, and end ISR retfie ;Here if data byte has been detected, word is hence already in buffer. ISR1 call dig_pntr_set ;sort display pointer bcf status,rp0 ;read word movf sspbuf,0 movwf IC_RX_word ;save word movwf lcd_op ;prepare to send word to display bsf portc,lcd_rs call lcd_write ;transfer to lcd is done, end ISR. bcf pir1,sspif ;clear interrupt bit retfie 4

43 [43] Inter-Integrated Circuit (IC) Módulo SSP en modo IC Maestro 43

44 Inter-Integrated Circuit (I C) [44] [SSPADD ]= F OSC 1 4 F SCL Módulo SSP en modo IC Maestro. Frecuencia de reloj para las comunicaciones IC (viene determinada por el valor introducido en el registro SSPADD) 44

45 [45] Inter-Integrated Circuit (IC) Interrupt flag Buffer full Start Enable Stop Enable In Master mode: 1 = Transmit progress in Módulo SSP en modo IC Maestro. Cronograma ejemplo de una transferencia de escritura 45

46 Inter-Integrated Circuit (IC) [46] ;*************************************************************************** ;Dbt_kybd_echo_mstr Módulo SSP en modo... IC Maestro. Ejemplo de ;TJW Tested and working ;*************************************************************************** código... (opening program sections omitted)... ;Specify RAM IC_RX_word equ 3 ;holds most recent IC word recd IC_add equ 4 ;holds address used in IC message IC_TX_word equ 5 ;holds word to be transmitted on IC... org 00 goto start org 04 goto Interrupt_SR ;Initialise SFRs in Bank 1 start bcf status,rp1 bsf status,rp0 ;select memory bank 1... movlw B' ' ;set port C bits, IC bits are both set as ip movwf trisc movlw 07 ;set up 15kHz baud rate movwf sspadd ;Initialise SFRs in Bank 0 bcf status,rp0 movlw B' ' ;SSPCON1:MSSP on, IC Master movwf sspcon (continue) 46

47 movlw 0a4 ;send slave address, R/W is write Departamento de Informática y Sistemas Escuela movwfic_add en Ingeniería Informática - Grado en Ingeniería Informática Inter-Integrated Circuit (IC) call IC_send_add loop_str1 movf pointer,0 call table1 movwfic_tx_word sublw 0ff ;test and move on if end marker reached btfsc status,z goto string_end call IC_send_word incf pointer,1 call delay1 ;give LCD time to write call delay1 call delay1 goto loop_str1 string_end call IC_send_stop ;Enable interrupts bcf intcon,intf ;clear pending interrupts bsf intcon,inte ;enable external interrupt bsf intcon,gie ;Wait for interrupts from Hand Controller loop goto loop ;Character String Tables Table1 addwf pcl,1 retlw ' ' retlw 'D' retlw 'e' retlw 'r' retlw 'b' retlw 'o' retlw 't' retlw 0ff (continue) [47] Módulo SSP en modo IC Maestro. Ejemplo de código (continuación) 47

48 Inter-Integrated Circuit (IC) ; ;******************************************************************* ;ISR. On external interrupt, SSP reads byte from Hand Controller, ;and echoes it back, ie two IC messages. ;Received Byte stored in IC_word for further action. ;******************************************************************* Interrupt_SR bsf portc,6 ;diagnostic ;Start new IC message, requesting word from slave. movlw0a5 ;this is slave address, R/W is read movwf IC_add call IC_send_add ;now wait for byte to come in call IC_rec_word call IC_send_stop bcf status,rp0 call delay0u ;Now echo byte - start new message movlw0a4 ;this is slave address, R/W is write movwf IC_add call IC_send_add ;send the echoed character movf IC_RX_word,0 ;move received word to transmit store movwf IC_TX_word call IC_send_word call IC_send_stop bcf status,rp0 bcf portc,6 ;clear diag led bcf intcon,intf retfie [48] Módulo SSP en modo IC Maestro. Ejemplo de código (continuación) 48

49 [49] Inter-Integrated Circuit (IC) ;******************************************************************* ;SUBROUTINES ;******************************************************************* ;initiates IC message, by sending the word found in IC_add, which ;must include R/W bit. Waits for all acknowledgement and completion ;states. Leaves RAM in Bank 0. IC_send_add bsf status,rp0 bsf sspcon,sen ;force start bit btfsc sspcon,sen ;check for its completion goto $-1 bcf status,rp0 movf IC_add,0 ;load address and data dirn bit movwf sspbuf ;and send bcf pir1,sspif ;will test this soon bsf status,rp0 btfsc sspstat,bf ;test for write complete goto $-1 btfsc sspcon,ackstat ;wait for 0 acknowledge bit goto $-1 bcf status,rp0 btfss pir1,sspif ;test for int flag to show completion goto $-1 bcf pir1,sspif return ; (continue). Módulo SSP en modo IC Maestro. Ejemplo de código (continuación) 49

50 Inter-Integrated Circuit (IC) [50] IC_rec_word bsf status,rp0 ; receives a word on IC bsf sspcon,rcen ;set receive enable bit btfss sspstat,bf ;wait for buffer full goto $-1 bcf status,rp0 ;read the data movf sspbuf,0 movwf IC_RX_word;store it for use somewhere bcf pir1,sspif ;preclear int flag, as we are about to use it bsf status,rp0 bsf sspcon,ackdt ;set required acknowledge state, 1 as it's last byte bsf sspcon,acken ;and enable it bcf status,rp0 btfss pir1,sspif ;use interrupt flag to test for end of ack goto $-1 bcf status,rp0 return Módulo SSP en modo IC_send_word bcf status,rp0 ; send word on IC IC Maestro. Ejemplo de movf IC_TX_word,0 ;get the word movwf sspbuf ;this starts the transfer código bsf status,rp0 (continuación) btfsc sspstat,r_w ;test for write complete goto $-1 btfsc sspcon,ackstat ;wait for 0 acknowledge bit goto $-1 bcf status,rp0 return ;Sends IC stop bit, and awaits completion. Leaves RAM in Bank 0. IC_send_stop bsf status,rp0 bsf sspcon,pen ;force stop bit. btfss sspstat,p ;test for stop bit completion goto $-1 bcf status,rp0 return (continue)... 50

51 [51] Comunicaciones Serie Asíncronas Comunicaciones serie síncronas: Se necesitan al menos dos líneas (datos y reloj) entre nodos. Reloj y datos pueden desíncronizarse (en largas distancias ). Ancho de banda del reloj debe ser al menos el doble del de los datos. Comunicaciones serie asíncronas: No hay línea de reloj separada. Reloj y datos van en la misma línea (full duplex). Receptor y transmisor más complejos. Velocidad de transmisión pre-establecidas (reloj estable y preciso). Los datos están entramados (normalmente bytes) 51

52 [5] Comunicaciones Serie Asíncronas Idle State Start bit First Data bit Start synchronisation Last Data bit Extra parity bit could be inserted here Stop bit Idle State Earliest possible new Start Bit Comunicaciones serie asíncronas: No hay línea de reloj separada. Reloj y datos van en la misma línea (full duplex). Receptor y transmisor más complejos. Velocidad de transmisión pre-establecidas (reloj estable y preciso). Los datos están entramados (normalmente bytes) 5

53 [53] Comunicaciones Serie Asíncronas Midpoint of Start bit Idle State Start bit Midpoint of first Data bit First Data bit Incoming Data Receiver Clock, running at Multiple of Expected Bit Rate Sincronizando sin señal de reloj: Reloj del receptor a una frecuencia multiplo (Ej: 16) de la de emisión. Start bit se muestrea al principio y su punto medio. Bits de datos se muestran en el punto medio. 53

54 [54] Comunic. Serie Asíncronas 54

55 [55] Comunic. Serie Asíncronas 55

56 [56] Comunic. Serie Asíncronas 56

57 [57] Comunic. Serie Asíncronas Transmit Enable Serial Port Enable 9th Bit Data 9 Bit Transmit Enable Transmit Shift Register Status Módulo USART para transmitir 57

58 [58] Comunic. Serie Asíncronas Registro TXSTA 58

59 [59] Comunic. Serie Asíncronas USART en modo asíncrono Si BRGH =0 Baudios= F OSC 64 ([ SPBRG ]+1) F OSC Si BRGH =1 Baudios= 16([ SPBRG ]+1) USART en modo síncrono Baudios= F OSC 4([SPBRG ]+1) 59

60 Comunic. Serie Asíncronas Continuous Receive Enable Overrun Error [60] Framing Error 9 Bit Receive Enable Serial Port Enable 9th Received Data Bit Módulo USART para recepción 60

61 [61] Comunic. Serie Asíncronas Registro RCSTA 61

62 [6] Comunic. Serie Asíncronas ;*************************************************************************** ;Dbt_kybd_echo_async ;This program receives a digit from the Hand Controller on the IC ;bus, stores it, sends it through the asynchronous serial link, ;and echoes it back to the IC. Each IC message is one byte only. ;Routines can be adapted and embedded into any Derbot program. ;TJW Tested and working ;***************************************************************************... (early program sections omitted)... bcf status,rp0 ;Initialise USART in both banks movlw B' ' ;set up async channel: port is on, 8-bit transfer, movwf rcsta ;continuous receiving, no address detect bsf status,rp0 movlw B' ' ;set up async channel:transmit enabled, 8-bit, movwf txsta ;high speed baud rate movlw 04 ;set up baud rate of 50k movwf spbrg Módulo USART. bcf status,rp0 Ejemplo de código. (continue) 6

63 [63] Comunic. Serie Asíncronas ;******************************************************************* ;ISR. On external interrupt, SSP reads byte from Hand Controller, ;sends it out on USART, receives it back through USART ;and echoes it back to keypad. ;Received Byte stored in IC_RX_word for further action. ;******************************************************************* Interrupt_SR... ;send out via async comm channel bcf pir1,rcif ;preclear receive interrupt flag movf IC_RX_word,0 ;get word, and move to txreg movwf txreg btfss pir1,rcif ;test for receive interrupt flag, ;indicating receive complete goto $-1 movf rcreg,0 ;get and store received word movwf async_rx_word... Módulo USART. Ejemplo de código (continuación) 63

64 [64] Referencias 1. Designing Embedded Systems with PIC Microcontrollers. nd Edition. Tim Wilmshurst. Elsevier-Newnes, 010 (web).. PIC16F84A Data Sheet. Document 35007b. Microchip. (