Mapa de E/S en una PC. Autor: Alejandro Furfaro 12

Transcripción

1 Mapa de E/S en una PC 12

2 Hardware de Soporte de E/S 8253 / 8254: Timer 0: Dirección 40h. Base de tiempos del sistema. A la entrada CLK0 se conecta un cristal de 1,193,180 MHz. Se programa para generar por OUT0 un pulso cada 55 mseg. Este pin se conecta a la línea IRQ0 del PIC 8259: así se genera una interrupción a dicho intervalo, o como se refiere en la jerga, genera 18,2 (?) interrupciones por segundo. Timer 1: Dirección 41h. Se programa del mismo modo que Timer 0 pero se lo utiliza para activar el sistema de refresco de memoria DRAM. Para ello, OUT1 va conectado a la entrada DREQ0 del A partir del modelo AT 286 se utilizará un hardware dedicado al refresco de memoria. Timer 2: Dirección 42h. Se programa para generar a su salida una señal cuadrada de 50% de duty cycle y OUT2 se conecta al parlante del sistema. Registro de comando y status. Dirección 43h. 13

3 Hardware de Soporte de E/S 8255: Fue inmediatamente reemplazado en el modelo siguiente (AT 286). Sin embargo los ports A y B, siguen presentes Port A: Dirección 60h. La lógica de control de teclado al recibir los códigos de las teclas los almacena en este port. Port B: Dirección 61h. Sus líneas trabajan como salidas de control individuales. Envío de la salida del Timer0 al parlante de la PC Envío de un pulso a la línea IRQ1 del PIC 8259 cada vez que se recibe un código de tecla desde el teclado. Port C: Dirección 62h. Cuatro de estas líneas se utilizan como información de configuración del sistema. El sistema de configuración en los modelos originales PC y PC-XT era sumamente rudimentario (trabajaba con dip switches). 14

4 Interrupciones en los procesadores x86 Notas: La instrucción UD2 fue introducida con el procesador Pentium Pro. Los procesadores IA-32 posteriores al Intel386 no generan esta excepción. Esta excepción fue introducida en el procesador Intel486. Esta excepción fue introducida en el procesador Pentium y mejorada en la familia de procesadores P6. Esta excepción fue introducida en el procesador Pentium III. 15

5 Interrupciones en la PC 16

6 Controlador de Interrupciones de Hardware: el PIC 8259 INTA D0 - D7 DATA BUS BUFFER INT LOGICA DE CONTROL BUS DE DATOS INTERNO RD IRQ0 WR READ WRITE LOGIC A0 IRQ1 IN SERVICE REGISTER (ISR) PRIORITY RESOLVER CS INTERRUPT IRQ2 REQUEST REGISTER (IRR) IRQ3 IRQ4 IRQ5 IRQ6 IRQ7 CAS0 CAS1 CAS2 CASCADE BUFFER COMPARATOR INTERRUPT MASK REGISTER (IMR) SP/EN 17

7 Configuración del PIC 8259 en la PC Timer Tick Data Bus CAS2 CAS1 CAS0 SP/EN 0 Disponibles en los buses de expansión IRQ3 IRQ4 IRQ5 IRQ6 IRQ7 IRQ0 IRQ1 INT IRQ2 IRQ3 INTA IRQ4 IRQ Slave IRQ6 A0h-A1h IRQ7 SP/EN CAS2 Procesador 80x Keyb Cont CAS1 INTA OUT CAS0 INTR 8259 Master IRQ0 20h-21h IRQ1 INT IRQ2 IRQ3 INTA IRQ4 IRQ5 IRQ6 IRQ h-43h Este 2do fue agregado a partir de la PC-AT286 IRQ8 IRQ9 IRQ10 IRQ11 IRQ12 IRQ13 IRQ14 IRQ15 Vcc Nombre de las líneas del Sub-sistema de Interrupciones de la PC 18

8 Asignación y Tipo de las IRQ s 19

9 Interrupción No Enmascarable (NMI) 80x86 Error de paridad en Memoria Error de paridad en el Bus Error del Coprocesador 8087 NMI Port de E/S 0A0h 80x86 Error de paridad en Memoria Error de paridad en el Bus NMI Port de E/S 070h 20

10 Programación del PIC 8259 El 8259, presenta al procesador una interfaz de programación a través de dos direcciones de E/S. La primer PC tenía un solo PIC en las direcciones de port 20h y 21h. La PC AT 286, incluyó un segundo PIC, ya que la PC original ya había agotado la asignación de IRQ s, y seguían apareciendo nuevos dispositivos: Placas de red, placas de sonido, etc. Este PIC es accesible en las direcciones de port A0h y A1h. Palabras de Comando de Inicialización: Son una secuencia de entre dos y cuatro bytes que envía el procesador al 8259A antes de comenzar la operación normal, a fin de configurarlo. A los efectos del PIC 8259, la secuencia de Inicialización es una operación atómica, es decir, que no puede dividirse El 8259 detecta la secuencia de inicialización cuando recibe en la dirección de port par (A0 = 0), una palabra con el bit D4=1. Palabras de Comando de Operación: Una vez inicializado el 8259A, estas palabras le definen diversas operaciones a realizar. Luego de la inicialización, se pueden enviar en cualquier momento. 21

11 Programación del PIC 8259 ; Inicialización PIC #1 mov al,11h ;ICW1: IRQs activas por flanco, Modo cascada, ICW4 Si. out 20h,al mov al,8 ;ICW2: INT base para el PIC N#1 Tipo 8. out 21h,al mov al,04h ;ICW3: PIC N#1 Master, tiene un Slave conectado a IRQ2 ( b) out 21h,al mov al,01h ;ICW4: Modo No Buffered, Fin de Interrupción Normal, procesador 8086 out 21h,al ; Antes de inicializar el PIC N#2, deshabilitamos las Interrupciones del PIC N#1 mov al,0ffh :OCW1: Set o Clear el IMR out 21h,al ; Inicialización PIC N #2 mov al,11h ;ICW1: IRQs activas por flanco, Modo cascada, ICW4 Si. out 0A0h,al mov al,070h ;ICW2: INT base para el PIC N#1 Tipo 070h. out 0A1h,al mov al,02h ;ICW3: PIC N#2 Slave, IRQ2 es la línea que envía al Master (010b) out 0A1h,al mov al,01h ;ICW4: Modo No Buffered, Fin de Interrupción Normal, procesador 8086 out 0A1h,al 22

12 Teclado Un Microcontrolador se encarga del barrido de la matriz de teclas con la implementación del control de antirrebote. Una vez detectada la pulsación o liberación de una tecla se transmite por línea serie a la PC el código de la misma. Qué código? Cada tecla se identifica con un código de acuerdo con su posición dentro del layout del teclado. En el caso de la tecla ESC su código es 1. Este valor se denomina SCAN CODE (o código de rastreo en algunas traducciones) 47

13 Teclado MAKE BREAK El SCAN CODE se transmite cada vez que se pulsa una tecla acción conocida como MAKE, razón por la cual se denomina MAKE CODE Cuando se libera la tecla pulsada (acción conocida como BREAK), se vuelve a transmitir el SCAN CODE de la tecla a la PC para generar una segunda interrupción por IRQ1. La PC detecta tanto la pulsación como la liberación de cada tecla. De otro modo no se podría por ejemplo actuar ante CTRL+ALT+DEL Para diferenciar la acción de BREAK de un MAKE el código que se transmite es el mismo SCAN CODE pero con el MSB en 1. Este código se denomina BREAK CODE 48

14 Controlador de Teclado A partir de la AT 286 del lado PC un microcontrolador 8042 es quien se encarga de recibir el Make o el Break code. Es un miembro especial de la familia MCS- 51, denominado Universal Peripheral Interface: Dispone de una interfaz para que sus propios ports integrados sean accesibles desde el exterior por otro microprocesador. En este caso ese microprocesador es el de la PC. Recibe los datos desde el teclado por una interfaz serie, chequea paridad, traduce los scan codes y los deja disponibles en un port interno que visto desde el exterior se accede en la dirección 60h del mapa de E/S de la PC. Registros accesibles desde la PC Registro de status (Read) o comandos (Write). Se accede en la dirección 64h de E/S de la PC Output Buffer (Read only), para leer el código de la tecla pulsada o liberada. Se accede en la dirección 60h de E/S Input Buffer (Write only). En la dirección 64h se escribe un comando al controlador (Command Register, visto anteriormente). En la dirección 60h se escribe un dato, que será enviado al teclado. 49

15 Controlador de Teclado 50

16 BIOS Data Area: Bytes de Estado de teclas modificadoras Address 0040:0017 Address 0040:

17 Rutina de Atención de Int. de Teclado Detección de SCAN Es una Tecla Modificadora? SI Actualiza Bytes de Estados en BIOS Data Area NO Analiza estado de Teclas Modificadoras Es un Break Code? NO NO Es un Break Code? SI SI SI Es la Tecla INS? Traduce el Scan Code a ASCII desde una Tabla Es un ASCII Extendido? NO SI Escribe ASCII Extendido en el buffer de teclado NO Escribe Scan Code y ASCII en el Buffer de Teclado FIN 52

18 BIOS Data Area: Buffer circular de teclado 53

19 Reloj en Tiempo Real A partir de la AT 286, se incluyó en el diseño un chip de Motorola con un Real Time Clock y una RAM CMOS de 64 bytes: El MC Los registros internos de la RAM CMOS, se detallan a continuación: Registros del MC Segundos Segundos de alarma Byte de tipo de drive de disquete (A y B) Reservado Minutos Minutos de alarma Horas Horas de alarma Byte de tipo de hard disk (C y D) Reservado Byte de equipo Byte bajo de memoria base Día de la semana Fecha del Mes Mes Año D Byte alto de memoria base Byte bajo de expansión de memoria Byte alto de expansión de memoria Reservado 0A 0B 0C 0D Status Register A Status Register B Status Register C Status Register D 2E-2F Checksum del CMOS (registros 10h a 2Fh) Byte bajo de expansión de memoria Byte alto de expansión de memoria Byte de siglo de fecha 0E 0F Byte de estados de diagnóstico Byte de estado de Shutdown F Flag de información (seteado durante power on) Reservado 54

20 Reloj en Tiempo Real Al tener 64 registros internos, utiliza el modo de direccionamiento indirecto para evitar consumir demasiadas direcciones de E/S. Se muestra al procesador como dos ports: Uno de direcciones (en donde escribimos el número del registro interno con el cual queremos transaccionar), y otro de datos (en donde realizamos la transacción). READ: mov al,memory_location out 70h, al in al,71h WRITE: mov out mov out al,memory_location 70h,al al,new_contents 71h,al 55

21 Reloj en Tiempo Real Status Register A 7 6 UIP DV0-2 Update in progress. 2 RS3-0 1: Indica ciclo de actualización del reloj en proceso. 0: Indica fecha y hora listas para su lectura 1 0 RS3-0: Rate Selection bits. Seleccionan el divisor de frecuencia de salida. El sistema inicializa este valor en Esto selecciona una señal cuadrada de salida de 1024 Hz, o lo que es igual un período de 0, mseg. DV2-0: Divisor de 22 etapas que permite setear la frecuencia de la base de tiempos del sistema. El power on self test lo coloca en 010 de modo de establecer 32,768 Khz. 56

22 Reloj en Tiempo Real Status Register B Set PIE AIE UIE SQWE DM 24/12 DSE Update-Ended Interrupt Enable. Habilita (activo alto) el envío de interrupción cada vez que actualiza fecha y hora. Alarm Interrupt Enable. Activo alto. Habilita el envío de una interrupción en la fecha y hora de alarma programada. Periodic Interrupt Enable. Activo alto. Habilita el envío de una señal de interrupción a períodos establecidos en los bits RS3-0 del Status Register A. 0: Se actualiza el reloj a razón de una cuenta por segundo. 1: Se detiene la actualización permitiendo inicializar los 14 registros sin interrupción hasta que vuelva a ponerse en 0. 57

23 Reloj en Tiempo Real 7 Status Register B Set PIE AIE UIE SQWE DM 24/12DSE Daylight Saving Enable. El POST lo inicializa en 0, indicando que no está habilitado 0: Modo 12 hs. 1: Modo 24hs. (El POST lo inicializa de este modo) Date Mode. 0: Fecha y hora se actualizan en BCD (El POST lo inicializa de este modo). 1: Fecha y hora se actualizan en Binario. Square Wave Enable. Activo alto. Habilita la generación de una onda cuadrada a intervalos establecidos en el Status Register A. 58

24 Reloj en Tiempo Real 7 6 Status Register C PF AF UF Bits Read only, que reflejan el estado de los bits PIE, AIE, y UIE del Status Register B Status Register D Valid RAM and Time. Indica con un 0 que el sistema no tiene alimentación suficiente (batería de Litio baja) VRT 59