ESCUELA DE INGENIERÍA DE TELECOMUNICACIÓN Y ELECTRÓNICA

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1 UNIVERSIDAD DE LAS PALMAS DE GRAN CANARIA ESCUELA DE INGENIERÍA DE TELECOMUNICACIÓN Y ELECTRÓNICA PROYECTO FIN DE CARRERA Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18µm Titulación: Ingeniero Técnico de Telecomunicación en Sistemas Electrónicos Autor: D. Guillermo García Saavedra Tutores: Dr. Francisco Javier del Pino Suárez D. Roberto Díaz Ortega Fecha: Abril 2010

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3 UNIVERSIDAD DE LAS PALMAS DE GRAN CANARIA ESCUELA DE INGENIERÍA DE TELECOMUNICACIÓN Y ELECTRÓNICA PROYECTO FIN DE CARRERA Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18µm Presidente: Secretario: Vocal: Tutores: Nota: Autor: Titulación: Ingeniero Técnico de Telecomunicación en Sistemas Electrónicos Autor: D. Guillermo García Saavedra Tutores: Dr. Francisco Javier del Pino Suárez D. Roberto Díaz Ortega Fecha: Abril 2010

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5 Índice 1. Introducción 1.1 Objetivos Estructura de la memoria Peticionario 7 2. Estándar ISO 29/907 (WiMedia) 2.1 Introducción Características de los sistemas RF Ganancia Ruido Tipos de ruido en circuitos integrados Facotr de ruido (F) y Figura de ruido (NF) Punto de Intercepción de Tercer Orden (IP3) Coeficiente de onda estacionario (VSWR) Estándar WiMedia Canalización Desafíos en el diseño de UWB-WiMedia Especificaciones del receptor para UWB-WiMedia Sensibilidad Requisitos de ruido Requisitos del filtro Requisitos de linealidad Requisitos del sintetizador Especificaciones del receptor propuesto Conclusiones Mezclador de frecuencias 3.1 Introducción Teoría básica del mezclador Parámetros del mezclador Ganancia de conversión Figura de ruido Linealidad 33 i

6 Punto de comprensión Distorsión de intermodulación de tercer orden Aislamiento Tipos de mezcladores Mezcladores pasivos Mezcladores pasivos con current conveyors Conclusiones Los current conveyors: teoría y práctica 4.1 Introducción Circuitos en modo-corriente: breve historia de los current conveyors Metodología de los circuitos en modo corriente Breve historia de la primera y segunda generación de los current conveyors Topologías de CCIIs El current conveyor ideal El current conveyor real Topologías de CCIIs Amplificadores de transimpedancia basados en current conveyors Conclusiones Diseño del mezclador y optimización del CCII 5.1 Introducción Topología del circuito Diseño del mezclador Diseño del current conveyor Optimización del núcleo del current conveyor Optimización de la etapa de salida Diseño completo y simulaciones finales Conclusiones Diseño a nivel de layout 6.1 Introducción Proceso de diseño Layout del mezclador Layout del current conveyor Layout completo Conclusiones 117 ii

7 7. Conclusiones 7.1 Introducción Resumen Comparativa y conclusiones Líneas futuras Presupuesto 8.1 Introducción Baremos utilizados Cálculo del presupuesto Costes debidos a los recursos humanos Costes de amortización de los equipos y herramientas de software Costes de fabricación Otros costes Presupuesto total 131 Bibliografía 133 iii

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9 MEMORIA

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11 Capítulo 1 Introducción En la actualidad las redes inalámbricas van desde redes de voz y datos globales, que permiten a los usuarios establecer conexiones inalámbricas a través de largas distancias, hasta las tecnologías de luz infrarroja y radiofrecuencia que están optimizadas para conexiones inalámbricas a distancias cortas. Entre los dispositivos comúnmente utilizados para la interconexión inalámbrica se encuentran los equipos portátiles, equipos de escritorio, asistentes digitales personales (PDA), teléfonos móviles, localizadores, etc. Las tecnologías inalámbricas tienen muchos usos prácticos. Por ejemplo, los usuarios de móviles pueden usar su teléfono móvil para tener acceso al correo electrónico. Las personas que viajan con equipos portátiles pueden conectarse a Internet a través de estaciones base instaladas en aeropuertos, estaciones de ferrocarril y otros lugares públicos. En casa, los usuarios pueden conectar dispositivos a su equipo de escritorio para sincronizar datos, transferir archivos, etc. Las redes inalámbricas se pueden dividir en dos grupos: las fijas y las móviles [1]. Las redes inalámbricas fijas son aquellas en las que tanto el emisor como el receptor están situados en

12 Capítulo 1.- Introducción enclaves físicos permanentes, mientras que las redes inalámbricas móviles son aquellas en las que no existe esta restricción, al menos en parte de los equipos que intervienen en la comunicación. Las redes inalámbricas móviles se pueden clasificar en diferentes tipos en función de las distancias a través de las que se pueden transmitir los datos [1]: Redes inalámbricas de área extensa (WWAN), que permiten a los usuarios establecer conexiones inalámbricas a través de redes remotas públicas o privadas. Redes inalámbricas de área metropolitana (WMAN), permiten conexiones inalámbricas entre varias ubicaciones de un área metropolitana (por ejemplo un campus universitario), reduciendo el alto coste que supone la instalación de cables de fibra o cobre y alquiler de líneas. Redes inalámbricas de área local (WLAN), permiten a los usuarios establecer conexiones dentro de un área local (por ejemplo un espacio público como un aeropuerto). Las WLAN se pueden utilizar en oficinas temporales u otros espacios donde la instalación de cableado sería prohibitivo, o para complementar una LAN existente. En las WLAN de infraestructura, las estaciones inalámbricas (dispositivos con radiotarjetas de red o módems externos) se conectan puntos de acceso inalámbrico que funcionan como puentes entre las estaciones y la red troncal existente. En las WLAN de igual a igual (ad hoc), varios usuarios dentro de un área limitada, como una sala de conferencias, pueden formar una red temporal sin utilizar puntos de acceso, si no necesitan obtener acceso a recursos de red. Redes inalámbricas de área personal (WPAN), permiten a los usuarios establecer comunicaciones inalámbricas ad hoc para dispositivos (como PDA, teléfonos móviles y equipos portátiles) que se utilizan dentro de un espacio operativo personal (POS). Un POS es el espacio que rodea a una persona, hasta una distancia de 10 metros. En la figura 1.1 se muestra una gráfica que enfrenta la movilidad con la tasa binaria de las redes inalámbricas. 2 Proyecto Fin de Carrera

13 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Figura 1.1 Redes inalámbricas: Movilidad frente a la tasa binaria. Actualmente el mercado demanda tecnologías WPAN con velocidades similares a las ofrecidas por las tecnologías de conexión física, que ofrezcan por ejemplo transmisiones de video de alta definición en tiempo real. Hasta el momento Bluetooth era la tecnología dominante en el mercado debido a sus ventajas. Dispone de un protocolo de comunicaciones de área personal que integra a una amplia variedad de dispositivos, y permite una rápida interconexión y facilidad de uso de tecnologías de diversos fabricantes. Hasta la fecha ésta sigue siendo la principal ventaja de Bluetooth sobre otras tecnologías. En el aspecto técnico, Bluetooth opera en la llamada banda de aplicaciones industriales, científicas y médicas (ISM), con una frecuencia de 2.45 GHz, dividiendo esta banda en 79 canales de 1 MHz. En cuanto a la velocidad de transmisión, este protocolo permite transmisiones de hasta 2.1 Mbps, en su versión 2.0 [2]. Esta velocidad de transmisión es suficiente para muchas aplicaciones, sin embargo, no lo es para lo que actualmente demanda el mercado. De aquí surge la tecnología UWB (Ultra Wide Band, ultra banda ancha), la cual tiene un ancho de banda de GHz y velocidades de transmisión de hasta Mbps [3], [4]. De entre las diferentes implementaciones de tecnologías UWB cabe destacar el consorcio WiMedia, constituido por una agrupación empresarial alrededor de las comunicaciones WPAN de alta velocidad. WiMedia es una implementación de UWB de corto alcance, alta velocidad y bajo consumo. La arquitectura WiMedia proporciona mecanismos para la detección de dispositivos, gestión de WPAN y el arbitraje de acceso al medio, la gestión de energía del dispositivo, así como dos mecanismos de transferencia de datos independientes para el Proyecto Fin de Carrera 3

14 Capítulo 1.- Introducción intercambio seguro de datos en ráfagas o periódicos. También proporciona Quality of Service (QoS) asegurando la prioridad de distintos tipos de tráfico, especialmente para apoyar la latencia de las aplicaciones sensibles. El arbitraje de acceso al medio compatible con pilas de protocolo de capa superior y sus capas de adaptación de protocolo (PAL, del inglés Protocol Adaption Layer), así como permitir el intercambio con otras capas del medio (MAC, del inglés Medium Access Control) a través del aire. Esta poderosa combinación de transferencia de datos estándar y normas alternativas de acceso gestionado por medio de un protocolo de control común, hace a WiMedia el estándar WPAN más dinámico que se dispone y maximiza el rango de productos y aplicaciones de mercado. En la Figura 1.1 se muestra como se interconectan las diferentes capas dentro de WiMedia. Figura 1.1. Plataforma común de WiMedia. A nivel físico WiMedia ha estandarizado el espectro por medio del estándar ISO el espectro de 3 a 10 GHz, en bandas de 528 MHz empleando OFDM en cada banda. Los datos son modulados en QPSK-OFDM 128, permitiendo tasas de datos de 53.3 Mb/s a 480 Mb/s (53.3, 55, 80, , 110, 160, 200, 320 y 480 Mb/s) [5]. En la figura 1.2 se muestra el esquema de un transmisor-receptor para UWB basado en este estándar. Como se muestra, tanto la etapa de recepción como la de transmisión están compuestas por diferentes bloques, donde encontramos el mezclador después del amplificador de bajo ruido (LNA, Low Noise Amplifier) en la etapa de recepción y antes del amplificador de 4 Proyecto Fin de Carrera

15 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm potencia (AP) en la etapa de transmisión. Este proyecto en sí, trata del diseño de dicho mezclador. 1.1 Objetivos Figura 1.2 Esquema de un transmisor-receptor para UWB. El objetivo principal de este proyecto es el diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm para un receptor UWB (estándar ISO 29907). Para ello se hará uso de la herramienta Cadence. Este proyecto fin de carrera tiene como precedente más inmediato el proyecto Diseño de un convertidor de corriente en tecnología CMOS 0,35 µm realizado por Albano Castillo García [6]. En dicho proyecto se implementó un mezclador basándose fundamentalmente en dos estructuras de current conveyor. Realizaremos un estudio de estas dos estructuras junto con un mezclador en CMOS 0,18 µm. El diseño de este mezclador forma parte de una línea de investigación de más envergadura asociada al proyecto MEDEA denominado Short Range Radio 2 (SR2) [7] en la que participa el IUMA. El objetivo principal de este proyecto es estudiar las posibilidades de integración de terminales inalámbricos basados en los estándares de última generación, así como las aplicaciones de los mismos. Proyecto Fin de Carrera 5

16 Capítulo 1.- Introducción 1.2 Estructura de la memoria En este primer capítulo se han presentado las principales redes inalámbricas, centrándonos en las WPANs. Se ha visto qué motiva la aparición de UWB y las distintas propuestas para su estándar. Por último, se ha fijado los objetivos del proyecto. En el Capítulo 2 abordaremos el estudio de las características del estándar ISO (WiMedia UWB). Se comenzará con una explicación general de las características comunes a cualquier sistema de radiofrecuencia (RF). A continuación, se estudiará en detalle los aspectos más importantes del estándar. Este proyecto es parte de una cadena de recepción de UWB, por lo que se presentará finalmente la estructura general de dicho receptor. En el Capítulo 3 vamos a realizar un estudio de los mezcladores de frecuencia. Primero nos centraremos en la teoría básica de los mezcladores, haciendo énfasis en sus parámetros y en los tipos de mezcladores que podemos encontrarnos. Por último nos centraremos en el estudio de los mezcladores basados en current conveyors ya que son los que vamos a utilizar en este proyecto. Este tipo de mezclador basan su funcionamiento en utilizar una etapa de amplificación basada en current conveyors. Por ello, en el Capítulo 4 estudiaremos este tipo de circuitos tanto desde el punto de vista teórico como sus modelos, evolución y diferentes topologías. Una vez estudiada cada una de las partes que componen nuestro circuito, en el Capítulo 5 pasaremos al diseño a nivel esquemático del mezclador haciendo uso de la herramienta Cadence [8]. Realizaremos una serie de simulaciones para ver el comportamiento del circuito y proceder a su optimización. Con el circuito trabajando dentro de un rango óptimo, en el Capítulo 6 pasaremos a la implementación física del diseño obtenido en el capítulo anterior. Una vez generado el layout, se realizan una serie de simulaciones post-layout para asegurar la correcta implementación de nuestro diseño. Con el circuito finalizado, en el Capítulo 7 se resumen las principales conclusiones y los resultados obtenidos en este proyecto. 6 Proyecto Fin de Carrera

17 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Finalmente, en el Capítulo 8 se hará un estudio del presupuesto al que asciende este proyecto, analizando los gastos de fabricación, equipos y materiales que utilizaremos. 1.3 Peticionario Actúa como peticionario para este proyecto de fin de carrera, la división Tecnológica Microelectrónica (TME) del Instituto Universitario de Microelectrónica Aplicada (IUMA) y la Escuela de Ingeniería de Telecomunicación y Electrónica (EITE). Proyecto Fin de Carrera 7

18 Capítulo 1.- Introducción 8 Proyecto Fin de Carrera

19 2.1 Introducción Capítulo 2 Estándar ISO (WiMedia) Conocidos los objetivos generales del proyecto y el marco de trabajo donde será englobado, en este capítulo se pretende profundizar en el estándar sobre el que vamos a trabajar, el denominado ISO (WiMedia UWB). En este capítulo analizaremos los parámetros característicos de este estándar, ya que nuestro trabajo se encuentra enmarcado dentro del mismo. Para ello, comenzaremos con una introducción de las características de los sistemas de radiofrecuencia (RF) en general [1], [2], [8], [9], [10]. Con esta información, nos encontraremos capacitados para desarrollar en profundidad el estándar WiMedia.

20 2.2 Características de los sistemas de RF Capítulo 2.- Estándar ISO (WiMedia) Los conceptos tratados en este apartado son comunes a la mayoría de los bloques que componen un sistema de RF, por esta razón serán de utilidad más adelante para el estudio de sistemas donde irá incluido nuestro mezclador Ganancia La ganancia de un circuito determina la relación entre las amplitudes de la señal de salida y la entrada. La ganancia en tensión se puede expresar mediante la ecuación (2.1). V G = V salida entrada Siendo su valor en decibelios el mostrado en la ecuación (2.2). V G( db) = 20 log V salida entrada (2.1) (2.2) Cuando se trabaja con sistemas de radiofrecuencia no se suele hablar en términos de tensión sino en términos de potencia. Por tanto, de ahora en adelante hablaremos de la ganancia en potencia de una etapa. Para medir la ganancia en potencia de un circuito se suele emplear los parámetros S, más concretamente el parámetro S Ruido El ruido se define como cualquier interferencia aleatoria no relacionada con la señal de interés. La inevitable presencia del ruido en un sistema de comunicación causa que la transmisión de señales eléctricas a través del mismo no sea segura. Hay muchas fuentes potenciales de ruido. Éstas pueden ser externas al sistema (ruido atmosférico, ruido galáctico, ruido producido por el hombre) o propias del mismo sistema. En este apartado sólo se estudiará las fuentes de ruido generales por el propio sistema. El ruido interno está muy unido a los fenómenos físicos que caracterizan el comportamiento de los componentes de los circuitos empleados en RF. Estos fenómenos consisten en variaciones 10 Proyecto Fin de Carrera

21 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm espontáneas de tensiones o corrientes causadas por la agitación temporal de las cargas en los conductores o por la estructura granular de dichas cargas. Por lo tanto, podemos deducir que el ruido producido por un circuito electrónico no puede ser eliminado por completo debido a que es intrínseco al propio funcionamiento del circuito. Sin embargo, si es posible minimizar sus efectos mediante un diseño adecuado del mismo Tipos de ruido en circuitos integrados En los circuitos integrados podemos encontrarnos varios tipos de ruido, como los que exponemos a continuación: Ruido Térmico: es una perturbación de carácter aleatorio que aparece de forma natural en los conductores debido a la agitación térmica de los electrones. Los electrones de un conductor poseen distintos valores de energía debido a la temperatura del conductor. Las fluctuaciones de energía en torno al valor más probable son muy pequeñas pero suficientes para producir la agitación de las cargas dentro del conductor. Estas fluctuaciones de las cargas crean una diferencia de tensión que se mezcla con la señal transmitida por el conductor. Produciendo interferencias en la misma y degradando la calidad de la señal. Como la causa de este tipo de ruido es el movimiento térmico de los electrones, es lógico esperar que esté relacionado con la temperatura y de hecho aumenta directamente con la misma. La potencia media de ruido térmico está definida por la ecuación (2.3): η = 4 K T f (2.3) donde: - η es la potencia media de ruido media mediad en vatios K es la constante Boltzmann, K = Jul º K - T es la temperatura absoluta. - f es el ancho de banda de la señal. Proyecto Fin de Carrera 11

22 Capítulo 2.- Estándar ISO (WiMedia) Como se puede observar en la ecuación (2.3), el valor del ruido térmico también aumenta de forma proporcional con el ancho de banda de la señal. Las fuentes de ruido térmico más comunes en los circuitos integrados son las resistencias y los transisotres MOS. Ruido Shot: es la naturaleza granular de la carga eléctrica. El ruido Shot se origina solamente cuando hay un flujo de corriente a través de una barrera de potencial y está asociado al mecanismo físico de salto de una barrera de potencial por un transporte de carga. Estos procesos físicos asumen la existencia de un promedio de flujo de corriente que se manifiesta en forma de huecos y electrones en los semiconductores. En particular, en un semiconductor, la causa de este ruido es la dispersión aleatorio de los electrones o a la recombinación aleatoria de los huecos. Como consecuencia, el ruido Shot dependerá de la carga del electrón, del valor medio de la corriente y, como en el ruido térmico, del ancho de banda. Este tipo de ruido está caracterizado, al igual que el ruido térmico, por una función de densidad gausiana. Ruido Flicker: aparece en todos los dispositivos activos, así como en algunos elementos pasivos. Está caracterizado por una densidad espectral de potencia que aumenta cuando la frecuencia decrece. Por esta propiedad este ruido es muy diferente del ruido térmico y del ruido Shot, aunque esté caracterizado también por una función de densidad de probabilidad gausiana. En los dispositivos electrónicos, la aparición del ruido Flicker está más marcada en dispositivos que son sensibles a los fenómenos de superficie ya que los defectos e impurezas en la superficie del material del dispositivo pueden atrapar y liberar cargas aleatoriamente. La corriente I generada por el ruido Flicker presenta, en general, una densidad espectral de potencia como se muestra en la ecuación (2.4). S I a i ( t ) = K 1 b f (2.4) 12 Proyecto Fin de Carrera

23 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Siendo: - I el flujo de corriente directa del dispositivo. - K una constante particular para cada dispositivo. - a una constante en el rango de 0.5 a 2. - b una constante aproximada a la unidad. Debemos considerar que al trabajar con circuitos RF estamos tratando con altas frecuencias por lo que el ruido Flicker no tiene un efecto considerable. De todos los tipos los tipos de ruido que se han visto el más importante es el ruido térmico, ya que está directamente relacionado con el ancho de banda de la señal y con la temperatura a la que trabaja el dispositivo electrónico Factor de ruido (F) y Figura de ruido (NF) En un circuito de RF, incluso cuando no hay señal a la entrada, a la salida se puede medir una pequeña tensión. A esta pequeña cantidad de potencia de salida se le suele denominar potencia de ruido. La potencia de ruido total a la salida es la suma de la potencia de ruido a la entrada amplificada más la potencia de ruido a la salida producida por el sistema. El factor de ruido describe cuantitativamente la respuesta frente al ruido de un sistema. Se define como la relación entre la potencia total de ruido disponible a la salida del sistema y la potencia de ruido disponible a la salida debido al ruido térmico, siendo éste la única señal a la entrada. El factor de ruido se expresa como se muestra en la ecuación (2.5). Donde: PNo F = P G Ni A (2.5) - P No es la potencia total de ruido disponible a la salida del sistema. - P Ni es la potencia de ruido disponible en un ancho de banda B, P Ni = k T B (k y T son respectivamente la constante de Boltzmann y la temperatura absoluta). Proyecto Fin de Carrera 13

24 Capítulo 2.- Estándar ISO (WiMedia) - G A es la ganancia de potencia disponible definida como la relación entre la potencia de señal disponible a la salida (P So ) y la potencia de señal disponible a la entrada (P Si ). Sustituyendo G A por dicha relación en la ecuación (2.5) obtenemos que el factor de ruido es la mostrada en la ecuación (2.6). F = P S i /P N i P S 0 /P N 0 = SNR i SNR 0 (2.6) Donde SNR i y SNR o son las relaciones señal a ruido medidas a la entrada y a la salida respectivamente. De esta forma, el factor de ruido es una medida de cuanto se degrada la SNR al pasar la señal a través del circuito. Si el circuito no añadiese ruido, entonces SNR i = SNR o, independientemente del valor de la ganancia del mismo. Esto es debido a que tanto la señal como el ruido son amplificadas (o atenuadas) por el mismo factor. Por lo tando, el factor de ruido de un circuito sin ruido es igual a 1 aunque por lo general el factor de ruido suele ser mayor que la unidad. Para dos etadas en cascada el factor de ruido viene dada por la ecuación (2.7). Donde: F = F 1 + F 2 1 G A1 (2.7) - NF 1 y NF 2 son las figuras de ruido de ambas etapas por separado. - G A1 es la ganancia de la primera etapa. La ecuación (2.8) muestra que la primera etapa es la que más contribuye al ruido total ya que su factor de ruido se suma directamente a la del sistema y la de la segunda etapa es atenuada por la ganancia de la primera etapa. Por esta razón, normalmente la primera etapa de un sistema de radiofrecuencia (LNA) debe tener un bajo factor de ruido y una alta ganancia. 14 Proyecto Fin de Carrera

25 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Normalmente no se suele hablar de factor de ruido (F) sino de figura de ruido (NF), la cual no es más que la representación en decibelios del primero: NF =10 log(f) (2.8) Punto de Intercepción de Tercer Orden (IP3) El punto de intercepción de tercer orden es una medida de la linealidad de un circuito. Cuando dos señales con diferentes frecuencias (ω 1 y ω 2 ) son aplicadas a un sistema no lineal, la salida exhibe, en general, términos armónicos de ω 1 y ω 2, y también términos de frecuencias que siguen la ley mω 1 ± nω 2 los cuales se producen por mezcla de los anteriores. A estos se les denomina productos de intermodulación (IM). Se define como el orden de cada producto como la suma de m + n. Los productos de intermodulación se pueden dar referidos a la salida (OIM) o a la entrada (IIM) y se suelen expresar en dbm. Ambos valores están relacionados a través de la ganancia del circuito (OIM = IIM + G db). Los productos de intermodulación más importantes son los de tercer orden (2 ω 1 - ω 2 y 2ω 2 - ω 1 ), desechando el término de continua que normalmente no condiciona la información y los términos superiores por considerarlos de magnitud muy pequeña o estar alejados de la frecuencia de la portadora. En la Figura 2.1 podemos ver como los productos de intermodulación pueden caer dentro del canal deseado produciendo interferencias. OIM3 ω 1 ω 2 ω ω 2ω 1 -ω 2 ω 1 ω 2 2ω 2 -ω 1 señal deseada señal deseada ω 1 ω 2 ω Figura ω 1 -ω 2 ω 1 ω 2 2ω 2 -ω 1 Efecto de la intermodulación. ω Proyecto Fin de Carrera 15

26 Capítulo 2.- Estándar ISO (WiMedia) La corrupción de las señales debido a la intermodulación de tercer orden de dos interferencias cercanas es algo común y perjudicial. Para determinar cuánto es esta degradación se define una figura de mérito llamada punto de intercepción de tercer orden IP3 (third intercept point) el cual se puede dar referido a la entrada (IIP3) o a la salida (OIP3). Por medio de la ecuación (2.9) se puede calcular el IIP3. Donde: P = 2 db IIP 3dBm + Pin - P in es la potencia de la señal interferente (tono). - P db es la diferencia de potencia entre la señal interferente y el IIM3. En la Figura 2.2 vemos la interpretación gráfica de ambas cantidades así como del IP3. Para determinar gráficamente el IP3 se representa la salida deseada y la salida del producto de intermodulación de tercer orden en función del nivel de RF a la entrada. El IP3 es la intercepción extrapolada de esas dos curvas. En general cuanto mayor sea el IP3 más lineal será nuestro circuito. P in ω 1 ω 2 ω 2ω 1 -ω 2 2ω 2 -ω 1 P IIM3 P salida (dbm) OIP3 P L 1 dbm Potencia de la señal principal Potencia de IM (IIM3) (2.9) Figura 2.2. L 2 P 2 20log( A in ) Medida del IP3 referido a la entrada. IIP3 P entrada (dbm) 16 Proyecto Fin de Carrera

27 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Así, el IIP3 se puede determinar a partir de la ecuación (2.8) como se muestra en la en la ecuación (2.10). 3 Pin IIM 3 dbm IIP dbm = + 2 Pin dbm (2.10) El IIM3 viene dado por la ecuación (2.11). IIM 3 IIM 3 dbm dbm = Pin dbm = 3Pin dbm 2( IIP3 2IIP3 dbm dbm Pin dbm ) (2.11) Es digno de mención que el representar la linealidad de un componente mediante el uso del IM3 presenta el inconveniente que debe ser especificada la potencia de entrada. Con el IP3 se salva este problema. El IIM3 y el OIM3 son medidas absolutas de la potencia de los productos de intermodulación referidos a la entrada y a la salida, mientras que el IIP3 y el OIP3 son medidas relativas a los valores de los tonos de test utilizados. De esta forma, haciendo uso del IIP3 o el OIP3 podemos comprar distintos sistemas cuyas medidas se hayan hecho con diferentes tonos y por ello son la forma más habitual de caracterizar los efectos de intermodulación Coeficiente de onda estacionario (VSWR) Está relacionado con el coeficiente de reflexión (Γ L ) relación entre la onda incidente y la reflejada) según la ecuación (2.12) e indica una medida cuantitativa de la adaptación del circuito a la entrada (VSWR1) o a la salida (VSWR2). En la ecuación (2.11), 0 es a impedancia característica de la línea de transimisión y L es la impedancia de carga. Como se puede observar, si terminamos la línea de transmisión con una impedancia igual a su impedancia característica, el coeficiente de reflexión será cero, lo cual equivale a un VSWR de valor 1. El hecho de que se utilice más el coeficiente de onda estacionario que el coeficiente de reflexión se debe a que es más fácil de medir (no es más que la relación entre la tensión de pico máxima y mínima a lo largo de una línea sin pérdidas). Γ L = L L = VSWR 1 VSWR + 1 (2.12) Proyecto Fin de Carrera 17

28 Capítulo 2.- Estándar ISO (WiMedia) 2.3 Estándar WiMedia En 2002, la FCC (Federal Communications Commision) con el informe establece el reglamento para UWB. La FCC aprueba el sistema de UWB para un rango de frecuencias GHz [11]. Para definir un dispositivo como de UWB, éste debe tener un ancho de banda fraccional de 0.2 u ocupar 0.5 GHz según la ecuación (2.13) BW Fraccional 2( fs fi) = fs + fi (2.13) donde fs es la frecuencia superior y la fi la frecuencia inferior a 10 db. Basándose en esta asignación, UWB no se considera como una tecnología sino un espectro libre para su uso. La FCC propuso para su comercialización de usos civiles las siguientes aplicaciones: Sistemas de proyección de imagen, médicos y de vigilancia. Radares de vehículos. Sistemas de comunicación y de medidas. Un inconveniente importante es que UWB tiene que coexistir con un nivel de interferencias relativamente alto debido a los dispositivos de 2.4 GHz y de 5 GHz de las bandas ISM Canalización WiMedia, por medio del estándar ISO 29907, para UWB dividió el espectro de 3 a 10 GHz, en bandas de 528 MHz empleando OFDM en cada banda. Los datos son modulados en QPSK- OFDM 128, permitiendo tasas de datos de 53.3 Mb/s a 480 Mb/s (53.3, 55, 80, , 110, 160, 200, 320 y 480 Mb/s) [5]. En la Figura 2.1 se muestra como se definió en 5 grupos de bandas. El primer grupo de bandas es utilizado para la primera generación de dispositivos (Modo 1 de 3.1 a 4.9 GHz). Los grupos de bandas del 2 al 5 son reservados para usarlos en el futuro. 18 Proyecto Fin de Carrera

29 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Figura 2.3. Bandas de frecuencia. Usando únicamente las 3 bandas inferiores se puede usar un filtro paso banda que reduce el nivel de interferencias de las bandas ISM de los 5 GHz. Para proporcionar robustez frente a la mutitrayectoria y a las interferencias se utiliza la técnica de frequency hopping (saltos de frecuencia) entre las bandas de cada grupo de bandas. El receptor debe tener por tanto una alta linealidad y un oscilador local de banda ancha con saltos de frecuencias de menos de 9.5 ns de duración, en la Figura 2.2 tenemos una mejor aclaración. Figura 2.4. Frequency hopping. Proyecto Fin de Carrera 19

30 Capítulo 2.- Estándar ISO (WiMedia) En la Tabla 2.1 se muestra la distribución de frecuencias de cada grupo de bandas UWB- WiMedia. Tabla 2.1 UWB-WiMedia plan de frecuencias Frecuencia Frecuencia Frecuencia Grupo de Nº de las inferior central superior bandas bandas (MHz) (MHz) (MHz) Frecuencia central de la banda = n b, n b = 1.14 (MHz) Desafíos en el diseño de UWB-WiMedia Los receptores UWB-WiMedia comparado con los receptores de banda estrecha, tienen una serie de nuevos desafíos, los cuales se resumen en [12], [13], [14]: - Necesidad de una adaptación de la impedancia de entrada de banda ancha, de 3.1 a 10,6 GHz. Se necesita un LNA en el receptor capaz de proporcionar una figura de ruido razonablemente baja, una alta ganancia y un consumo de corriente bajo. Esto es muy difícil 20 Proyecto Fin de Carrera

31 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm usando LNAs convencionales de banda estrecha o amplificadores realimentados resistivamente [14]. - Cuando estamos recibiendo en un canal, la señal de los otros canales entran en el receptor y aparecen señales bloqueantes. Como consecuencia, aparecen restricciones a la linealidad dentro de la banda. - Necesita una mejor linealidad al coexistir con otras bandas de 3,4 10,3 GHz, esto no ocurría con los receptores de banda estrecha. Por ejemplo, en los sistemas de banda estrecha la distorsión o la no linealidad debida a los armónicos de 2º orden no son importantes ya que están fuera de la banda. Sin embargo, en los receptores de UWB, la distorsión de 2º orden del canal 1 cae dentro del canal 5. - Los receptores necesitan filtros para seleccionar los canales en banda base con un alto rechazo a la frecuencia de corte de 264 MHz. Es particularmente difícil realizar filtros activos con polos en este rango de frecuencias, y satisfacer rigurosamente el rango dinámico sin un consumo alto de corriente. - Los receptores necesitan un sintetizador de frecuencia de banda ancha ágil, para toda la banda 3,4 a 10,3 GHz. - Los sistemas de banda ancha usan esquemas complejos de modulación. Debido a la aglomeración en la constelación se necesita una ganancia equilibrada entre los canales I y Q y eficiencia en las fases en cuadratura del oscilador local (LO). - Al tener UWB un ancho de banda grande, los armónicos del LO pueden enviar algún canal no deseado de UWB a la FI e interferir el canal deseado. 2.4 Especificaciones del receptor para UWB-WiMedia Para alcanzar una solución de bajo coste, se requiere una alta integración de la arquitectura del receptor, con un mínimo número de componentes externos. En la Figura 2.5 se muestra una arquitectura zero-if (frecuencia intermedia nula) que satisface bien esta aplicación de UWB. Este esquema se ha puesto en práctica para aplicaciones radio de UWB publicadas [15], [16], [17]. La señal de la antena es filtrada por un filtro pasivo inicial, el cual reduce el nivel de las interferencias fuera de la banda. Lo siguiente es un LNA de ultra banda ancha y un mezclador en cuadratura que convierte a frecuencias intermedias nulas. El sintetizador proporciona las Proyecto Fin de Carrera 21

32 Capítulo 2.- Estándar ISO (WiMedia) señales en cuadratura y los saltos de frecuencia del oscilador local. El filtro en banda base proporciona filtrado y ganancia variable. La señal en banda base es digitalizada por un conversor analógico digital (ADC), al cual lo sigue un procesador digital en banda base Sensibilidad Figura 2.5. Receptor para UWB. En la Tabla 2.2 se muestra la sensibilidad mínima del receptor para las distintas tasas de datos disponibles. El PER (packet error rate, error en la tasa de paquetes) debe ser menor que el 8% con un PSDU (PHY payload) de 1024 bytes [4]. Tabla 2.2 Sensibilidad mínima para las diferentes tasas de datos Sensibilidad mínima para Tasa de datos (Mbps) el modo 1 (dbm) 53, , , , , , , ,6 22 Proyecto Fin de Carrera

33 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Requisitos de ruido Dependiendo de la tasa de bit, la WiMedia especifica una sensibilidad en la recepción que va de - 84 dbm (para 55 Mb/s) a -73 dbm (para 480 Mb/s). Requiere una SNR de unos 8 db, estas especificaciones se trasladan a una NF de 6-7 db. Sensibilid ad = 174 dbm + 10 log( B) + NF + SNR NF = 174 dbm 10 log( B) SNR Sensibilidad NF = 174 dbm 10 log( 528MHz ) 8dB 73dBm = 6. 13dB Para un sistema de 3 bandas, la MBOA propone que la NF es igual a 6 db, teniendo en cuenta que el filtro a la entrada tiene unas pérdidas reales de 2 db, se necesita una NF de 4 db Requisitos del filtro El receptor debe tener un filtro inicial que elimine el ruido y las interferencias de fuera de la banda. Para el modo 1 la banda del paso del filtro inicial está entre 3168 MHz y 4752 MHz. La salida del filtro inicial es amplificada usando un LNA, a continuación se pasa a banda base usando una frecuencia central apropiada. La señal en banda base se filtra usando un filtro paso bajo de 3º orden. En la Tabla 2.3 podemos ver las atenuaciones correspondientes al filtro inicial en banda base. Proyecto Fin de Carrera 23

34 Capítulo 2.- Estándar ISO (WiMedia) Tabla 2.3 UWB-WiMedia plan de frecuencias Interferencias Interferencias de IEEE Interferencias Interferencias de Horno de Bluetooth b & de IEEE IEEE Microondas & IEEE IEEE a (2,45 GHz) Mínima atenuación filtro 35,4 db 36,9 db 36,9 db 30,7 db 35,6 db banda base Atenuación del filtro inicial 35 db 35 db 35 db 30 db 35 db Requisitos de linealidad Los niveles de interferencias esperados determinan los requisitos de linealidad tanto de 2º orden como de 3º orden. La propuesta de éstandar de UWB define un sistema con una figura de ruido de 6,6 db, dando una potencia de ruido dentro de la banda de -80,2 dbm. Los criterios para definir las interferencias, asumen que el receptor está funcionando 6 db por encima de la sensibilidad. Al sumarle estos 6 db al margen, la potencia de ruido e interferencias máxima permitida es igual a -74,2 dbm. Siendo el nivel de interferencias permitido inferior -75 dbm. Primero se considera el requisito de no linealidad de 2º orden, es decir, el IIP2. En el caso extremo se relaciona con el 2º tono, donde el producto de 2º orden cae dentro de la banda del receptor de RF, por ejemplo, la combinación de las interferencias de una primera señal IEEE a a 0,2 metros y las interferencias de una segunda señal PCS/GSM1900 a 1 metro de distancia. Asumiendo que la potencia recibida es de 30 dbm para ambos sistemas, el nivel de potencia de las interferencias recibidas es de -4 dbm y -8 dbm respectivamente. Por lo tanto, conduce a un requisito del IIP2 de 20 dbm, teniendo en cuenta los 20 db del filtro inicial. Para la no linealidad de 3º orden, el IIP3, la banda ISM de 5 GHz a 0,2 metros y 1 metro, y otra vez el nivel de interferencias del filtro inicial es de 20 db, el nivel de potencia de interferencias es del 24 Proyecto Fin de Carrera

35 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm orden -24 dbm y -44 dbm respectivamente. Se obtiene un requisito del IIP3 del orden de -9 dbm Requisitos del sintetizador Como la señal tiene que cubrir las 3 bandas inferiores definidas en la MBOA y como se ha propuesto la arquitectura zero-if, el sintetizador necesita proporcionar las frecuencias centrales de las bandas que se muestran en la Tabla 2.1. En la propuesta del MBOA, el salto de frecuencias entre sub-bandas ocurre para cada símbolo con un periodo de ns. Este periodo contiene un sufijo de 60.6 ns el cual por un intervalo de seguridad de 9,5 ns como se muestra en la Tabla 2.4. El generador de frecuencias usado para la conmutación del mezclador, tanto para el emisor como para el receptor tiene que cambiar dentro de los 9,5 ns como se muestra en la Tabla 2.4. El generador de frecuencias usado para conmutación del mezclador, tanto para el emisor como para el receptor tiene que cambiar dentro de los 9,5 ns, para lograr la frecuencia de salto. La portadora generada debe tener una gran pureza ya que existen fuertes interferencias en la señal. Por ejemplo, operando en el modo 1 los tonos de 5 GHz deben de estar por debajo de 50 dbc para evitar en la recepción las fuertes interferencias de WLAN fuera de banda. Por esta misma razón, los tonos en el rango de 2 GHz deberían estar por debajo de 45 dbc para poder coexistir con los sistemas que operan en la banda ISM de 2,4 GHz, como por ejemplo b/g y Bluetooth. Finalmente, para asegurar que la SNR del sistema no se degradará más de 0,1 db debido a la generación del oscilador local, la especificación del ruido de fase del VCO se fija en 100 dbc/hz a 1 MHz de desviación y el ruido de fase integrado total no debe exceder 3,5 grados rms [12], [13]. Proyecto Fin de Carrera 25

36 Capítulo 2.- Estándar ISO (WiMedia) Especificaciones del receptor propuesto En la siguiente tabla se muestran las especificaciones del receptor propuesto. Tabla 2.4 Requisitos del receptor Parámetro Valor Sensibilidad (dbm) -83,6 a -72,6 Máxima señal entrada (dbm) -41 Figura de ruido (db) 6 Ganancia de compresión (dbm) -18,56/-9 Ganancia (db) 50/64 Control de ganancia (db) 14 A partir de las especificaciones del sistema y teniendo en cuenta que se dispone de un LNA previo [18], los requerimientos mínimos para el mezclador desarrollado en el presente proyecto son los que se indican en la Tabla 2.5. Tabla 2.5 Requisitos del mezclador Parámetro Valor Ganancia (db) Máxima posible Figura de ruido (db) < 18 IIP3 (dbm) > -9 Consumo (ma) Menor posible BW IF (MHz) > Proyecto Fin de Carrera

37 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm 2.5 Conclusiones En este capítulo hemos visto las principales características de los sistemas de RF. Igualmente, hemos dado una descripción detallada del estándar WiMedia. Tras analizar los principales desafíos del diseño del receptor, se ha estudiado la arquitectura zero-if, la cual es altamente integrable. Además, para esta arquitectura se ha especificado el panorama de interferencias, sensibilidad, linealidad, figura de ruido y los requisitos del sintetizador y de los filtros. En el próximo capítulo se profundizará en los mezcladores de frecuencia, desarrollando en profundidad los parámetros que los caracterizan y las diferentes topologías existentes. Proyecto Fin de Carrera 27

38 Capítulo 2.- Estándar ISO (WiMedia) 28 Proyecto Fin de Carrera

39 3.1 Introducción Capítulo 3 Mezclador de frecuencias En este capítulo realizaremos un estudio de los mezcladores de frecuencias, haciendo un estudio teórico de la función de los mezcladores dentro de los sistemas de comunicación, así como un estudio de las topologías más empleadas. 3.2 Teoría básica del mezclador Los mezcladores de frecuencias tienen la función de convertir o trasladar la señal presente a su entrada a un rango de frecuencias diferente, sin modificar las características de la señal a trasladar (ancho de banda, relación de amplitudes, etc.). Un mezclador de frecuencias suma o resta a la banda de frecuencias de la señal de entrada V RF centrada en la frecuencia f RF, un valor de frecuencia constante de valor f LO denominado

40 Capítulo 3.- Mezclador de frecuencias frecuencia de oscilador local, para obtener una señal centrada en la frecuencia f IF, denominada frecuencia intermedia. Un diagrama básico sería el mostrado en la Figura 3.1. V R F f RF V IF f IF V LO f LO Figura 3.1 Esquema básico de un mezclador. La señal de entrada puede estar localizada en cualquier rango de frecuencias, es decir, puede ser una señal en banda base o una señal paso banda, y el mezclado puede utilizarse tanto para subir en frecuencia la señal de entrada (up-conversion), como para bajarla (down-conversion). La Figura 3.2 representa el esquema de un receptor que utiliza un mezclador down-conversion para convertir la señal RF en una señal intermedia IF, mezclando la señal RF con la señal LO procedente de un oscilador local. Filtro RF Figura 3.2 LNA Mezclador LO Esquema de un receptor. Filtro IF La Figura 3.3 muestra un transmisor, en el que se convierte una señal de baja frecuencia en una de alta frecuencia. Filtro IF Mezclador Filtro RF Amp. Potencia LO Figura 3.3 Esquema de un transmisor. 30 Proyecto Fin de Carrera

41 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm 3.3 Parámetros del mezclador En los siguientes apartados se definen los parámetros más importantes que describen el funcionamiento del mezclador Ganancia de conversión Una característica importante de un mezclador es la ganancia o pérdida de conversión, que se define como la relación entre la señal de salida (IF) y el valor de la señal de entrada (RF). Para un mezclador caracterizado por la ecuación 3.1 [11]: ( A RF cos ω RF t) ( A LO cos ω LO t)= A RF A LO 2 la ganancia de conversión es la salida IF, entrada RF, RF [ cos( ω RF ω LO ) t + cos( ω RF + ω LO ) t] (3.1) A A /2, dividido entre la amplitud de la señal de A RF. Por lo que en este ejemplo, la ganancia de conversión sería A LO mitad de la amplitud LO. LO /2, es decir, la La ganancia de conversión, si se expresa como una relación de potencia, puede ser mayor que la unidad en mezcladores activos, mientras que los mezcladores pasivos sólo son capaces de lograr ganancias superiores a la unidad en tensión o en corriente. Normalmente es conveniente obtener una ganancia de conversión alta, ya que esto implica que los mezcladores proporcionan amplificación a la frecuencia de traslación Figura de ruido La figura de ruido se define como la relación entre la SNR (Señal/Ruido) en el puerto de entrada RF y la SNR a la salida IF expresada en db [12]. En un mezclador existen dos frecuencias de entrada que generan una frecuencia intermedia, una es la señal RF y la otra se denomina señal imagen (Figura 3.4). Estas dos señales se denominan bandas latelares. Proyecto Fin de Carrera 31

42 Capítulo 3.- Mezclador de frecuencias ω RF ω IF =ω RF -ω OL IDEAL ω OL REAL Figura 3.4 ω RF ω OL ω RF ω OL Frecuencia imagen. IMAGEN La razón de la existencia de estas dos frecuencias es que la señal IF es la magnitud de la diferencia entre las frecuencias RF y LO. Por lo tanto, señales que están por debajo y por encima de IF, con una diferencia igual (2ω IF ), producirán salidas IF de la misma frecuencia. Por ejemplo, si suponemos que la frecuencia IF es 100 MHz y queremos sintonizar una señal a 900 MHz seleccionando una frecuencia LO de 1 GHz, además de la señal de entrada RF deseada a 900MHz, la señal imagen de 1,1 GHz también producirá una señal de salida IF de 100MHz. La existencia de una frecuencia imagen empeora la figura de ruido debido a que el ruido originado en la frecuencia deseada RF y en la frecuencia imagen se convierten en ruido IF. En el caso en que la señal exista sólo a una frecuencia, la figura de ruido que se mide se denomina figura de ruido de banda lateral única (SSB_NF, Figura 3.5). En el caso de que ambas señales, RF y la señal imagen, contengan información útil, se utiliza una figura de ruido de doble banda lateral (DSB_NF, Figura 3.6). ω I 32 Proyecto Fin de Carrera

43 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm N O ω RF ω LO ω I Figura 3.5 SSB_NF. N O ω LO Linealidad Figura 3.6 DSB_NF. Existen diferentes formas de definir la linealidad de un mezclador. En los siguientes apartados veremos las más utilizadas Punto de comprensión Como en los amplificadores y, practicamente en todos los dispositivos físicos, los mezcladores reales tienen un límite por encima del cual la salida no es lineal con la entrada. El punto de compresión es el valor de la señal RF en el que se produce una desviación de la curva lineal ideal. Normalmente se especifica un valor de compresión de 1 db (o más raramente 3 db). Sobre este nivel, un aumento adicional en el nivel de entrada RF no se traduce en un aumento proporcional Proyecto Fin de Carrera 33

44 Capítulo 3.- Mezclador de frecuencias en el nivel de salida. Cuantitativamente, la compresión de ganancia es la reducción del nivel de salida en db por debajo de la característica lineal Distorsión de intermodulación de tercer orden La corrupción de las señales debido a la intermodulación de tercer orden de dos interferencias cercanas es algo común y perjudicial. Para determinar cuánto es esta degradación se define una figura de mérito llamada punto de intercepción de tercer orden IP3 (third intercept point) el cual se puede dar referido a la entrada (IIP3) o a la salida (OIP3). El punto de intercepción es el lugar en el que la curva de respuesta fundamental y la de respuesta espuria de tercer orden se interceptan (ver Figura 3.7). A menudo se usa para especificar la supresión de los armónicos de tercer orden generados por el mezclador cuando a la entrada del mismo están presentes dos tonos. Mientras más alto esté el punto de intercepción, mejor será la supresión de los armónicos de tercer orden. Un test de intermodulación de tercer orden es una forma eficaz para evaluar el rendimiento de un mezclador debido a que imita un escenario real en el que hay presente a la entrada una señal deseada RF y una potencia interferencia. Idealmente, ambas señales presentes en la entrada RF serían trasladadas en frecuencia sin interaccionar unas con otras. Un mezclador real muestra algunos efectos de intermodulación y, por lo tanto, la salida contendrá versiones trasladadas en frecuencia de los componentes de intermodulación de tercer orden cuyas frecuencias serán 2ω RF1 ±ω RF2 y 2ω RF2 ±ω RF1 [13]. La distorsión de intermodulación de tercer orden en dos tonos es la cantidad de distorsión de tercer orden causada por la presencia de una señal secundaria recibida en el puerto RF. Matemáticamente, la distorsión de tercer orden se define en términos de la componente de frecuencia en 2f 2 -f±f o, donde f, es la señal de entrada deseada y f 2 es la señal de entrada secundaria. Por lo general, mientras más alto sea el punto de intercepción del mezclador más baja será la amplitud de este producto. 34 Proyecto Fin de Carrera

45 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Figura 3.7 Definiciones de terminología de operación de mezcladores. En la Figura 3.7, se muestra la característica de un mezclador hipotético, así como la representación gráfica de las definiciones anteriores. Para una entrada de 0 dbm la salida es de 6 dbm, indicando una ganancia de conversión de 6 db. En este nivel de entrada, el producto de intermodulación de dos tonos y tercer orden está 30 db por debajo de la salida deseada. En un valor de entrada más alto aparece el punto de compresión de 3 db (3 db de salida deseada abajo del valor de línea recta); y a un nivel de entrada aun más alto se encuentra el punto de interceptación que es donde se interceptan las curvas proyectadas de la salida deseada y las del producto de intermodulación de tercer orden Aislamiento El aislamiento representa la cantidad de fuga o paso de señal entre los puertos del mezclador (Figura 3.8). Se supone que en cada terminal debe estar presente únicamente la señal correspondiente al puerto. Si el aislamiento es grande esto ocurre, si no lo es, aparecerá en el puerto parte de señal que pertenece al otro puerto. Por ejemplo, el aislamiento en el puerto de RF de la señal LO, es la cantidad en que se atenúa la señal LO en el puerto RF, respecto del nivel que ésta tenía en su propio puerto. El aislamiento depende de la configuración física del mezclador. Proyecto Fin de Carrera 35

46 Capítulo 3.- Mezclador de frecuencias ω RF ω IF 3.4 Tipos de mezcladores ω LO Figura 3.8 Posibles fugas en un mezclador. Existen dos maneras de mezclar señales, con los mezcladores que implementan directamente una multiplicación o los que realizan el mezclado por medio de una no-linealidad. Los mezcladores basados en sistemas no lineales generan un número elevado de componentes espectrales. Además, debido a que este tipo de mezcladores tienen una única entrada, las señales de RF y LO no suelen estar lo suficientemente aisladas entre ellas. En la Figura 3.9 se muestra un ejemplo de este tipo de mezcladores. C L V R F V LO V IF ~ ~ M 1 V B IAS Figura 3.9 Mezclador basado en sistemas no lineales. 36 Proyecto Fin de Carrera

47 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm En cambio, los mezcladores basados en multiplicadores, Figura 3.10, presentan por lo general un rendimiento mayor ya que (idealmente) sólo generan el producto de intermodulación deseado. Además, debido a que las entradas del multiplicador se encuentran en puerto separados, puede haber un alto grado de aislamiento entre las tres señales (RF, LO, IF). Los mezcladores basados en multiplicadores se catalogan como activos (simple balanceado y doble balanceado) y pasivos en función de si tienen o no ganancia en potencia. v LO =V LO cosω LO t i D =I DC +I RF cosω RF t Mezclador simple-balanceado (a) Figura 3.10 V LO V RF Rs/2 Rs/2 Ls C IF Out Mezclador doble-balanceado (Célula de Gilbert) (b) Mezcladores basados en multiplicadores El mezclador simple balanceado primero convierte la tensión de entrada RF en una corriente y después realiza la multiplicación en el dominio de la corriente. Su inconveniente es la presencia de LO en el espectro de salida. Para evitar este problema se aprovecha la simetría de un mezclador doble-balanceado o la combinación de dos circuitos simple-balanceados, eliminando la presencia de LO en la salida del mezclador. Los mezcladores pasivos funcionan también basados en la multiplicación de las señales con la salvedad de que no aportan ganancia en el proceso de mezclado. Los mezcladores pasivos podemos diferenciarlos en dos tipos diferentes según en la región en que trabajen sus transistores. Así podemos encontrar el mezclador pasivo potenciométrico (los transistores están en zona óhmica) y el conmutado ( los transistores conmutan de la región de corte a la de saturación). L Ls Proyecto Fin de Carrera 37

48 Capítulo 3.- Mezclador de frecuencias En el siguiente apartado estudiaremos en mayor profundidad los mezcladores pasivos potenciométricos pues son el tipo de estructura elegida para nuestro mezclador para Ultra Wide Band. 3.5 Mezcladores pasivos El multiplicador CMOS pasivo emplea un puente multiplicador (M1 M4) tal como se muestra en la Figura 3.11, así como una etapa de amplificación compuesta por un amplificador operacional totalmente diferencial. El puente multiplicador opera en la región óhmica y en consecuencia los MOSFET pueden ser considerados como resistencias. Inicialmente sin considerar la polarización del puente, la tensión en el terminal negativo de salida viene dada como: ( I I ) Mientras que la tensión positiva viene dada como : V o = R. D1 + D2 (3.2) ( I I ) V + En consecuencia la tensión de salida tiene la siguiente expresión: + V x - M1 M4 o+ = R. D3 D4 (3.3) V out = V o+ V o = R. ( I D1 + I D2 I D3 I D4 ) (3.4) M3 M2 I D1 I D3 I D2 I D4 + R + - V out + R + V y - Figura 3.11 Multiplicador Analógico CMOS. 38 Proyecto Fin de Carrera

49 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm En la Figura 3.12 se muestra un esquema simplificado del multiplicador con la polarización de las entradas. En la entrada X, se ha establecido un nivel de tensión para polarizar el drenador, mientras que el nivel de polarización de la entrada Y, se establece a un nivel suficiente para mantaner al puente en región óhmica. M1 V x /2 V cm + - -V x /2 V cm M3 M2 M4 + - V y /2 -V y /2 V DCy + V + - DCy - Figura 3.12 Polarización del multiplicador. Usando la ecuación correspondiente a la región óhmica de los transistores MOS dada por 2 V ( V ) DS GS VT VDS W I D = µ n COX (3.5) L 2 y teniendo en cuenta que la tensión en DC puerta surtidor para todos los MOSFET es la misma, las corrientes de drenador se pueden poner como: 2 W V 1 y Vx 1 Vx I D1 = µ n COX V GS V (3.6) T L W V 2 y V x 1 V x I D2 = µ n COX V 2 GS V 2. (3.7) T L Proyecto Fin de Carrera 39

50 Capítulo 3.- Mezclador de frecuencias 40 Proyecto Fin de Carrera = x x T y GS OX n D V V V V V L W C I µ (3.8) + = x x T y GS OX n D V V V V V L W C I µ (3.9) Considerando que C OX =C OX1 =C OX2 =C OX3 =C OX4 y que W 1 L 1 = W 2 L 2 = W 3 L 3 = W 4 L 4 =1 sustituyendo las ecuaciones 3.6 a 3.9 en la ecuación 3.4 se obtiene que la tensión de salida viene dada por la siguiente ecuación: = T y T y T y T y x OX n out V V V V V V V V V C R V µ (3.10) Puede observarse como si V T1 = (V T2 o V T3 ) y V T4 = (V T3 o V T2 ) esta ecuación puede reescribrirse como: y x out V V R V = β (3.11) De forma que la tensión de salida es proporcional al producto de las tensiones de entrada. La ganancia del mezclador es: β = R K m (3.12) Por tanto, la expresión de salida del multiplicador CMOS se puede poner como: y x m out V V K V = (3.13) Mezcladores pasivos con current conveyors El mezclador pasivo que acabamos de ver se basa en un puente resistivo que realiza la multiplicación en el dominio de la corriente seguido de un amplificador operacional en la configuración de amplificador de transimpedancia (TIA: entrada en corriente y salida en tensión). En este proyecto proponemos la utilización de los current conveyors para la implementación del amplificador de transimpedancia, tal y como se muestra en la Figura 3.13.

51 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm M1 + V x - I F+ X M3 CCII Y M2 X CCII I F- Y M4 V out + V y - Figura 3.13 Mezclador pasivo con current conveyors. Tal y como veremos en el siguiente capítulo, los current conveyors son circuitos de tres terminales (X, Y, ) de forma que las tensiones en los nodos X e Y son iguales y las corrientes en los nodos X y son iguales. Teniendo en cuenta esta definición y observando el esquema de la Figura 3.13, tenemos que V X = V Y de forma que como V Y = 0, tenemos que V X = 0 y en consecuencia entra corriente. Por otro lado I X = I que por medio de R L se obtiene que: V out+ = R L I F+ V out- = R L I F- También podemos encontrar otro tipo de estructura con entrada en tensión en la que la tensión de salida se controla con dos resistencias de carga en los terminales tal y como se muestra en la Figura R L R L Proyecto Fin de Carrera 41

52 Capítulo 3.- Mezclador de frecuencias V y + V C1 Y X CCII - V out R V y Conclusiones X CCII + Y V C2 R Figura 3.14 Current conveyor basado en multiplicadores. En el presente capítulo se ha sentado la teoría básica de los mezcladores, comenzando con la definición de los principales parámetros característicos de los mismos para continuar luego viendo las diferentes topologías existentes. A continuación se han estudiado los mezcladores pasivos basados en amplificadores operacionales y se ha propuesto la utilización de los current conveyors como alternativa a los A.O. En el siguiente capítulo se realizará un estudio de los current conveyors, en el que haremos un estudio teórico y repasaremos sus diferentes topologías. También se analizarán las ventajas e inconvenientes de las topologías propuestas. 42 Proyecto Fin de Carrera

53 4.1 Introducción Capítulo 4 Los current conveyors: teoría y práctica El desarrollo de la tecnología VLSI, junto con la demanda de un mayor número de elementos en un único chip, ha creado un gran interés en el diseño de circuitos analógicos, especialmente en lo que concierne a los circuitos integrados. Numerosos investigadores han previsto una reducción de la utilización de circuitos analógicos por un incremento del número de circuitos digitales, pero los sistemas analógicos continúan siendo necesarios. De hecho, los circuitos analógicos son necesarios en muchos sistemas VLSI tales como filtros, convertidores D/A y A/D, comparadores de tensión, amplificadores de corriente y tensión, etc. Finalmente, la reciente tendencia a miniaturizar circuitos ha dado un fuerte y decisivo impulso hacia el diseño de circuitos integrados analógicos de baja-tensión y bajo-consumo (LV-LP), los cuales son utilizados en aplicaciones de sistemas portátiles. Esto ha inducido a la implementación de nuevas estrategias de diseño de circuitos en tecnología CMOS de bajo coste.

54 Capítulo 4.- Los Current Conveyors: Teoría y Práctica El amplificador operacional rápidamente se convirtió en el principal bloque analógico y desde la llegada de los primeros circuitos integrados analógicos dominó el mercado. Hoy en día, la situación está cambiando porque existe un nuevo impulso hacia los llamados circuitos en modo corriente, que mejoran la limitación del producto ganancia ancho de banda constante y permiten cumplir con el compromiso entre velocidad y ancho de banda de forma más eficiente. [19] A lo largo de este capítulo estudiaremos los current conveyors: sus conceptos teóricos, evolución y las diferentes topologías. 4.2 Circuitos en modo-corriente: breve historia de los current conveyors Metodología de los circuitos en modo corriente En el diseño de circuitos analógicos, normalmente existe una gran demanda de amplificadores para el procesamiento de señales con características específicas de corriente. La metodología de diseño en modo corriente, considera que la información fluye sobre corrientes variables en el tiempo y propone una forma de ver los circuitos integrados obteniendo soluciones diferentes y, en muchos casos, más elegantes a partir de la revisión de circuitos viejos. Los circuitos en modo corriente tienen algunas ventajas bien conocidas como, por ejemplo, que no requieren altas ganancias de tensión y, por lo tanto, no es necesario utilizar amplificadores de alto rendimiento. Por consiguiente, no necesitan componentes pasivos de alta precisión, así que pueden diseñarse casi completamente con transistores. Esto hace que los circuitos en modo corriente sean compatibles con los procesos digitales más comunes. Finalmente, estos circuitos muestran un alto rendimiento en términos de velocidad, ancho de banda y precisión. La metodología de diseño en modo corriente presenta también una gran versatilidad, ya que puede implementar todas las funciones de circuitos integrados analógicos diseñadas en modo-tensión [19]. Un ejemplo claro de un circuito modo corriente es el Amplificador Operacional con Realimentación de Corriente (CFOA) [20], [21], [22], [23]. Este circuito, si lo comparamos con el amplificador operacional de tensión típico, muestra un ancho de banda constante con 44 Proyecto Fin de Carrera

55 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm respecto a la ganancia en lazo cerrado y un slew-rate muy alto. Esto hace a este circuito muy atractivo para el diseño de circuitos de baja tensión de alimentación y bajo consumo muy demandados en la actualidad. La primera etapa de un CFOA es un current-conveyor (CC) y, de hecho, los CC se pueden considerar como un bloque básico del modo corriente ya que todos los dispositivos activos se pueden realizar mediante la conexión de forma adecuada de uno o varios current conveyors [19] Breve historia de la primera y segunda generación de los current conveyors El current conveyor representa una alternativa al amplificador operacional. Esto es debido, principalmente, al hecho de que tanto los unos como los otros, presentan en la práctica unas características que son muy cercanas a las de los dispositivos ideales. Sedra y Smith introdujeron los currentc conveyors en 1968 [24], pero sus ventajas reales e impacto no fue inmediato. De hecho, al mismo tiempo, las compañías electrónicas empezaron a poner sus esfuerzos en la fabricación de amplificadores operacionales monolíticos; como consecuencia de esto, el valor de la nueva invención fue parcialmente eclipsado. Sólo en los últimos años, con la creciente difusión de la metodología de diseño en modo corriente como alternativa para el diseño de circuitos de baja tensión y bajo consumo (LV LP), los current conveyors han aumentado su popularidad. El ejemplo original presentado por Sedra y Smith en 1968 fue llamado genéricamente por los autores current conveyor. El primer bloque se llamó current conveyor de primera generación, o CCI y posteriormente, en 1970 esta topología evolucionó y fue llamada current conveyor de segunda generación, o CCII. Los CCI son dispositivos con tres terminales tal y como se muestra en la Figura 4.1. Proyecto Fin de Carrera 45

56 Capítulo 4.- Los Current Conveyors: Teoría y Práctica I Y I X Y X I VY VX Figura 4.1. Bloque representativo del CCI. Este circuito funciona de la siguiente forma: al aplicar una tensión al nodo Y, esta tensión aparecerá en el nodo X; por otro lado, la corriente que fluye por el nodo Y es igual a la corriente que fluye por el nodo X, la cual es TRANSPORTADA o CONVERTIDA al nodo. En la Figura 4.2 se muestran las principales características de los CCI I I I y x z 0 = ± 1 0 V 0 I 0 V y x z Nodos del CCI Nivel de impedancia X Bajo (idealmente 0) Y Bajo (idealmente 0) Alto (idealmente ) Figura 4.2. Características principales de los CCI. La corriente en el nodo puede fluir en el mismo sentido de I x o en el sentido opuesto, tal y como se refleja en la matriz de la Figura 4.2. El signo positivo quiere decir que ambas corrientes, I X e I Y, fluyen hacia el circuito y por tanto tenemos un CCI positivo (CCI+). En cambio para el caso de polaridad opuesta se aplica el signo negativo, y tenemos un CCI negativo (CCI-). Los nodos X e Y tienen una impedancia muy baja, idealmente cero. En cambio el nodo tiene una impedancia muy alta, idealmente infinita, tal y como se muestra en la tabla de la Figura 4.2. Por lo que acabamos de ver, la tensión en el nodo X es independiente de la corriente que fluye por dicho nodo, e igualmente, la corriente que fluye por el nodo Y no está relacionada con la tensión aplicada al mismo nodo. En la Figura 4.3 se puede observar una posible realización práctica de un CCI clase A a nivel de transistores. 46 Proyecto Fin de Carrera

57 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm I Y I X V Y MP1 MP2 V X I MN1 MN2 MN3 V Figura 4.3. CCI clase A. Este circuito puede ser implementado tanto en tecnología Bipolar como en CMOS, aunque en la actualidad se suele utilizar más esta última. El modo de operar del circuito es el siguiente: MP1 y MP2 realizan la acción de seguidor de tensión entre los nodos X e Y, mientras que el espejo de corriente, formado por MN1 y MN2, proporciona una corriente I Y igual a la que circula por el nodo X. A través de MN3 la misma corriente es transportada a la corriente de salida del nodo de alta impedancia. El principal inconveniente de este CCI es que trabaja en clase A. En la Figura 4.4 se muestra un ejemplo de un CCI clase AB, que se basa en el anterior. MP3 MP4 MP5 MN3 MN4 I Y I X I V X V V Y MP1 MP2 MN1 MN2 MN5 Figura 4.4. CCI clase AB. Proyecto Fin de Carrera 47

58 Capítulo 4.- Los Current Conveyors: Teoría y Práctica Tal y como se muestra en las Figuras 4.5, 4.6 y 4.7, a partir de CCI se pueden implementar diferentes funciones básicas tales como convertidores V-I (transconductor) e I-V (transimpedancia), y convertidores de impedancia negativa. I Y I X V Y Y X R Figura 4.5. Convertidor de V a I basado en CCI (Transconductor). Y I in X R I = VY R Figura 4.6. Convertidor I a V basado en CCI (Transimpedancia). V in = I Y R R I Y I X Y X V I = I in R I Y I X X Y I Figura 4.7. Convertidor de impedancia negativa diferencial basado en CCI. 48 Proyecto Fin de Carrera

59 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm El diseño de circuitos basados en CCI puede resultar, en ciertos casos, bastante problemático, ya que por todos los terminales del circuito circula corriente, y esto reduce su flexibilidad y versatilidad. Dos años después de la aparición del CCI se introdujo el CCII, cuyas aplicaciones prácticas han demostrado ser mucho más versátiles y útiles, que la primera versión. En la Figura 4.8 podemos ver su diagrama de bloques. VY Figura 4.8. VX I X Y X Representación del bloque de CCII. El CCII es topológicamente muy similar a su predecesor. Las características eléctricas del CCII se muestran en la Figura 4.9 junto con su ecuación matemática. I I I y x z 0 = V 0 I 0 V y x z Figura 4.9. Nodos del CCII I Nivel de impedancia X Bajo ( idealmente 0) Y Alto (idealmente ) Alto (idealmente ) Características principales del CCII. Tal y como se observa en el diagrama de bloques de la Figura 4.8 y en la tabla de la Figura 4.9, la gran diferencia que presenta este tipo de current conveyor con respecto al anterior, es la ausencia de corriente por el nodo Y, de forma que la impedancia de entrada, idealmente, deja de ser cero y pasa a ser infinita. Igual que antes, tenemos dos tipos de CCIIs dependiendo del sentido del flujo de corriente en el nodo. En la Figura 4.10 se muestra la matriz de funcionamiento incluyendo este detalle. Proyecto Fin de Carrera 49

60 Capítulo 4.- Los Current Conveyors: Teoría y Práctica I I I y x z 0 = ± 1 0 V 0 I 0 V y x z Figura Descripción completa de la matriz del CCII VY El éxito de los current conveyors de segunda generación no se basa tanto en una solución circuital en particular sino en su aptitud para ser usados fácilmente en circuitos de procesamiento analógico, en muchos casos obteniendo mejores resultados que los propios amplificadores operacionales. A continuación, en las Figuras 4.11 a 4.17, se muestran diferentes circuitos implementados con CCIIs, que típicamente se han implementado con AOs. VX I X Y X Figura Fuente de tensión controlada por tensión, basada en CCII. I in Figura X Y I I ou t = I in Fuente de corriente controlada por corriente, basada en CCII. I in = I X V Y R I Y I X Y X I = VY R Figura Fuente de corriente controlada por tensión, basada en CCII. X Y V = I R Figura Fuente de tensión controlada por corriente, basada en CCII. in R Y X V out = I in R 50 Proyecto Fin de Carrera

61 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm I X Y X I = I out R 1 = I R 2 in R I in I X Y X I = I out di = R C dt in R 1 C Figura Amplificador de corriente, basado en CCII. C I in I X R Y X Figura Diferenciador de corriente, basado en CCII. I = I out 1 = Iindt R C Figura Integrador de corriente, basado en CCII. 4.3 Topologías de CCIIs A continuación estudiaremos las características ideales y reales de los current conveyors y veremos varios modelos equivalentes. Para finalizar describiremos y analizaremos un amplio número de topologías de CCIIs El current conveyor ideal La Figura 4.18 muestra el modelo equivalente ideal del CCII, el cual está formado por una fuente de tensión y otra de corriente ideales. Proyecto Fin de Carrera 51

62 Capítulo 4.- Los Current Conveyors: Teoría y Práctica I X Y X I = I X I V Y + V X = V Y V X El current conveyor real Figura Modelo equivalente ideal del CCII. La implementación de los CCIIs conduce inevitablemente al diseño de dispositivos cuyas características están muy próximas, pero no iguales a las ideales. La Figura 4.19 muestra un primer modelo del CCII real. Los parámetros α y ß se han introducido para considerar las imperfecciones de la fuente de tensión y la de corriente. Los valores reales de α y ß son muy próximos a la unidad. V Y V X I X Y X + V = α I X V Y = β I X I Figura Modelo no ideal del CCII. En la Figura 4.20 se muestra los modelos equivalentes ideales y no ideales del nodo X del CCII. En el primer modelo no ideal consideramos una fuente de tensión imperfecta, y en el segundo, además de esto, consideramos una impedancia distinta de cero en el mismo terminal. 52 Proyecto Fin de Carrera

63 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm I X I X X I X V X + V X = V Y V X + V = α X V Y V X + V = α X V Y Figura Modelos equivalentes del nodo X. Las Figuras 4.21 y 4.22 muestran los mismos modelos equivalentes ideales y reales del nodo, para los casos de CCII+ y CCII-, respectivamente. I = I X I = I X I I = β I X Figura Modelos equivalentes del nodo para el CCII+. I I = β I X Figura Modelos equivalentes del nodo para el CCII-. I I I I I = βi X = βi X En la Figura 4.23 podemos encontrar los modelos equivalentes reales completos del CCII+ y del CCII-. V Y I X X Y X + Y V = α I X V Y CCII+ = β I X I V Y I X X Y X + Y V = α I X V Y CCII- = β I X I I V X V X Figura Modelos equivalentes del CCII- y CCII+ no ideal. Proyecto Fin de Carrera 53

64 Capítulo 4.- Los Current Conveyors: Teoría y Práctica Topologías de CCIIs Tal y como se muestra en la Figura 4.24 el transistor NMOS se puede ver como un CCII. Esto no sólo da la idea de la importancia y utilidad del CCII, sino que también introduce una analogía particular entre el transistor y el current conveyor. I Drenador= Puerta=Y Surtidor=X I V X Y V X Figura Transistor NMOS y su equivalencia con el CCII. De hecho, debido al efecto del seguidor de la fuente, la señal aplicada al nodo Y (puerta) es casi igual a la obtenida en el nodo X (fuente), dicha desigualdad viene dada por el parámetro α de la ecuación V α = V X Y gm RX = 1+ g R m X 1 (4.10) Las corrientes I X e I son iguales, tal y como se aprecia en el circuito equivalente en pequeña señal del transistor NMOS, mostrado en la Figura El cociente entre estas corrientes se expresa por el parámetro ß, el cual es igual a 1 en esta analogía: I β = I X = 1 (4.11) 54 Proyecto Fin de Carrera

65 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Puerta=Y Drenador= g m ( V V ) Y X r 0 I V Y Carga Rz Fuente=X V X Carga Rx I X Figura Circuito equivalente para el análisis en pequeña señal. El nivel de impedancia en el nodo Y viene dado por la capacidad de la puerta del transistor, así que es bastante alta, tal y como se requiere por especificaciones teóricas. El valor de la impedancia en el nodo X depende de la carga conectada en el nodo, mientras que la impedancia vista en el terminal depende de la carga conectada al nodo X. Tenemos las ecuaciones (4.12), (4.13) y (4.14). r + + R γ W L (4.12) Y C ox o LOAD X 1 gm ro g, si o LOAD m o 1 ( + gm ro ) RXLOAD r >> R (4.13) = r + 1 (4.14) Desde el punto de vista de pequeña señal, un transistor se puede ver como un current conveyor de segunda generación, sin embargo las tensiones de referencia en DC de los nodos X e Y muestran una diferencia relativa de cerca de una tensión umbral. Considerando un espejo de corriente NMOS como el mostrado en la Figura 4.26, se puede eliminar esta diferencia. Proyecto Fin de Carrera 55

66 Capítulo 4.- Los Current Conveyors: Teoría y Práctica I Y M2 M1 X I X V Y V X Figura Características del CCII en el espejo de corrientes tradicional NMOS. El circuito de la Figura 4.26 se corresponde con un CCII negativo. En cambio, para conseguir un CCII positivo tenemos que añadir un espejo de corriente, tal y como vemos en la Figura En esta topología, las corrientes I X e I fluyen en la misma dirección con respecto al CCII. I I X V Y V X Figura Espejo de corriente usado para la implementación del CCII positivo. La topología de la Figura 4.27 se puede doblar para obtener un current conveyor clase AB, como podemos ver en la Figura En este circuito, obviamente, I BIAS1 e I BIAS2 han de ser iguales. 56 Proyecto Fin de Carrera

67 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Vdd MP3 MP5 MN3 MN4 Y X MP1 MP2 MN1 MN5 Vss Figura Topología del CCII basado en espejos de corriente. Esta topología de CCII permite obtener un amplio ancho de banda con una relativa baja corriente de referencia. El principal inconveniente de esta topología es su limitada máxima excursión de salida. Para superar las limitaciones del circuito de la Figura 4.28, se han propuesto otras topologías de CCII basadas en pares diferenciales. En la Figura 4.29 presentamos una primera posible solución que tiene una etapa de salida clase A. La impedancia en el nodo es alta gracias a que dicho nodo se corresponde con el drenador del transistor de salida. Proyecto Fin de Carrera 57

68 Capítulo 4.- Los Current Conveyors: Teoría y Práctica Vdd IBias1 MP1 MP2 X MN1 MN2 Y IBias3 IBias2 Vss Figura Topología de CCII basada en entrada diferencial. Gracias a la realimentación entre el drenador y la puerta del transistor MN1, la impedancia en el nodo X es baja. Sin embargo, los valores que se consiguen no son lo suficientemente bajos (pocos KΩ) por lo que la impedancia en el nodo X se suele mejorar haciendo una realimentación en dicho nodo a través de un transistor NMOS, obteniendo el circuito de la Figura En este circuito se usa el espejo de corriente MP3-MP4 para detectar la corriente del nodo X y para reflejarla al nodo de alta impedancia. Este circuito se trata también, igual que el anterior, de un clase A. 58 Proyecto Fin de Carrera

69 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Vdd MP1 MP2 MP3 MP4 MN3 Y X MN1 MN2 IBias1 IBias2 IBias3 Vss Figura Topología mejorada de un CCII basado en entrada diferencial. En este caso los niveles de impedancia del nodo X son menores que en el caso anterior y el consumo de potencia es limitado. Incluso para valores de g m bajos, se puede obtener una impedancia baja, siendo esta la principal ventaja de esta topología. El circuito de la Figura 4.31 propone una nueva solución que usa el mismo concepto de reflejar la corriente que circula por el nodo X al nodo. La ventaja de este circuito con respecto al anterior es que puede funcionar con una tensión de alimentación más baja ya que la etapa intermedia tiene menos transistores. La tensión de salida del nodo X la tomamos del drenador del transistor MP3. Esta tensión está controlada por V a y directamente conectada al nodo X para implementar la realimentación la cual garantiza una impedancia baja en el nodo X. Proyecto Fin de Carrera 59

70 Capítulo 4.- Los Current Conveyors: Teoría y Práctica Vdd MP1 MP2 MP4 MP3 X MN1 MN2 Y IBias1 IBias2 IBias3 Figura Topología simplificada de un CCII basado en entrada diferencial. El inconveniente de esta topología es que la β β = I z / I ) depende de las cargas que ( x conectemos a los nodos X y, cuyos valores resistivos tienen que ser más bajos que las impedancias de salida típicas de un MOS. Esto no ocurría en la topología anterior en la que sólo la carga conectada al nodo podría afectar a la β. La topología introducida en la Figura 4.31 puede ser fácilmente modificada para obtener un CCII clase AB. Esto se puede llevar a cabo remplazando las dos fuentes de referencia I bias2 e I bias3 por dos transistores tipo n, tal y como se muestra en el circuito de la Figura X MP1 MN1 MN2 MP2 Y MP3 MP4 Vdd Vss IBias1 MN3 MN4 Vss Figura Topología de un CCII clase AB basado en entrada diferencial. 60 Proyecto Fin de Carrera

71 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Con respecto al CCII clase A, mostrado en la Figura 4.31, esta topología permite que las corrientes I x e I y puedan circular tanto entrando como saliendo del CCII, solventando de esta manera la limitación sobre la máxima excursión de salida. El uso de un par diferencial en la implementación de CCIIs también se puede extender a las topologías básicas. El current conveyor basado en espejos de corriente, mostrado en la Figura 4.28 se puede modificar empleando, como primera etapa, un par diferencial. El resultado de esta mezcla se muestra en la Figura En este caso sólo el terminal Y se ve afectado mientras que los otros dos terminales X y no cambian. X MP1 MN1 IBias1 MN2 MP2 Figura Topología de un CCII clase AB basado en entrada diferencial con la etapa de salida modificada. Y IBias2 El par diferencial permite tener una alta impedancia en el nodo Y, independientemente de la impedancia de la fuente de referencia. Esto es una mejora con respecto a la solución mostrada en la Figura Gracias al efecto de realimentación que se introduce con el par diferencial, la impedancia parásita del nodo X también muestra una mejora. La impedancia de salida del nodo se mantiene muy alta, dadas por las resistencias de salida de los transistores. MN3 M P6 MP3 M P5 MN5 MN4 MP7 Vdd MP4 M N6 Vss La implementación de un current conveyor clase AB permite mejorar las características del CCII, pero se ha de superar un problema fundamental. Las corrientes de referencia que circulan en las dos ramas compuestas por los transistores MP3 y MN3 y por MP4 y MN4 (ver Figura 4.32) se controlan sólo por la relación de aspecto de los transistores y además dependen de la tensión de alimentación. Esto significa que cualquier variación de la tecnología podría producir Proyecto Fin de Carrera 61

72 Capítulo 4.- Los Current Conveyors: Teoría y Práctica corrientes de polarización cuyos valores pueden ser muy diferentes de aquellos fijados durante el proceso de diseño. Por esta razón se ha propuesto una nueva topología, mostrada en la Figura 4.34, con una polarización de los transistores de salida [19]. Desde el punto de vista de DC, los puntos de polarización de los transistores MP7 y MN4 vienen dados por una adecuada elección de las corrientes I Bias2 y la resistencia R. De esta manera, se logra vencer los problemas de polarización de las etapas de salida, ya que no hay dependencia de la tensión de alimentación. Si se toma en cuenta el modelo en pequeña señal no cambiaría nada. De hecho, si las dos fuentes de corriente (I Bias2 ) se consideran ideales, por la resistencia R no circula ninguna señal de corriente, y las puertas de los transistores MP7 y MN4 tendrían la misma señal de tensión. Vdd MP1 MP2 IBias2 MP4 MP7 X Y MN1 MN2 R MN4 IBias1 IBias2 MN6 Vss Figura Topología de un CCII clase AB con una solución de referencia mejorada. Obviamente, es posible implementar la solución complementaria para la etapa de entrada, empleando un par diferencial basado en PMOS, como se muestra en la en la Figura El principio de operación es exactamente el mismo que el visto en la Figura Proyecto Fin de Carrera

73 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Vdd IBias1 IBias2 MP4 MP7 X MP2 MP1 Y R MN2 MN1 Figura Topología de un CCII clase AB con una solución de referencia mejorada, basada en una entrada diferencial tipo p. IBias2 Las dos últimas topologías, mostradas en las Figuras 4.34 y 4.35, muestran un comportamiento particular. De hecho, a grandes rasgos, podemos decir que los CCII basados en tipo n operan para tensiones altas a la entrada, mientras que los basados en tipo p operan para tensiones bajas a la entrada [19]. Esto significa que las dos soluciones, si las usamos de forma conjunta son capaces de manejar señales de entrada desde la tensión de alimentación positiva (para los basados en tipo n) hasta la negativa (para los basados en tipo p). A esto se le denomina comúnmente operación rail a rail (rail to rail). La idea es juntar las dos etapas de entrada, ubicando ambos pares diferenciales en paralelo y así obtendríamos un current conveyor rail-to-rail como el mostrado en la Figura X MP1 MN1 MN2 MP2 Y IBias2 MP3 MP4 IBias3 MN4 R MP7 MN6 Vss MP6 Vdd IBias1 MN3 MN4 IBias3 MN5 MN6 Vss Figura Topología de un CCII clase AB rail-to-rail con una solución de referencia mejorada. Proyecto Fin de Carrera 63

74 Capítulo 4.- Los Current Conveyors: Teoría y Práctica Una alternativa a las topologías anteriores se muestra en la Figura En este circuito, la tensión de salida se conecta a una etapa inversora, como la que se presentó en la Figura 4.36 y la salida de la etapa inversora se conecta al terminal de entrada X, consiguiendo de esta forma una baja impedancia en dicho nodo. Vdd MN4 IBias3 MP2 MP6 MN3 MP4 MP7 X Y MN1 MN2 MP3 MN5 R MN6 IBias3 MN7 Vss Figura Topología de un CCII basada en un OTA. La topología de la Figura 4.37 presenta algunas mejoras con respecto a los resultados obtenidos en las topologías anteriores, especialmente en lo que concierne a la máxima excursión de salida. En el circuito de la Figura 4.38 se muestra otro CCII basado en la misma idea, donde se ha considerado como etapa de entrada un par diferencial simétrico tipo n. Vdd MP4 MP1 MP3 MP2 IBias3 MP6 MP7 Y X MN1 MN2 R MN3 IBias1 MN4 IBias3 MN5 MN6 Vss Figura Topología de un CCII basado en un OTA simétrico tipo n. 64 Proyecto Fin de Carrera

75 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Evidentemente también se puede implementar un CCII basado en un par diferencial simétrico tipo p, como el que se muestra en la Figura Vdd MP10 IBias1 MP2 IBias2 MP4 MP7 MN10 Y MP2 MN1 MP1 MN2 X IBias2 Figura Topología de un CCII basado en un OTA simétrico tipo p. Se pueden juntar las dos topologías anteriores para obtener un CCII rail-to-rail, como el que se muestra en la Figura Cuando la tensión de entrada aplicada al nodo Y es alta, trabajará el CCII basado en tipo n, mientras el tipo p opera para las tensiones bajas. M P14 M N3 Y M P2 M N1 IBia s1 M P1 M N2 X M P12 MN11 M P10 M N10 IBia s1 Figura Topología de un CCII basado en un OTA simétrico rail-to-rail. MN1 M P21 M N15 M P19 M N12 R M P22 M N22 MN4 IBia s 2 IBia s 2 R MN6 Vss M P7 M N14 M P8 M N6 Vd d Vss Proyecto Fin de Carrera 65

76 Capítulo 4.- Los Current Conveyors: Teoría y Práctica 4.5 Amplificadores de transimpedancia basados en current conveyors Después de haber visto las diferentes topologías de current conveyors configurados como fuentes de tensión controladas por tensión (VCVS), debido a la necesidad de la configuración para la aplicación del mezclador, hemos obtenido de la bibliografía [25] y [26] dos estructuras configuradas como fuentes de tensión controladas por corriente (CCVS) cuyas características principales son su etapa de entrada asimétrica y su etapa de salida clase AB. Las estructuras son las que podemos ver en las Figuras 4.41 y MP1 MP2 MP3 MP4 M P5 M N1 M N2 Y X M P6 MP7 MN3 MN4 MN6 MN5 MN7 Figura Current conveyor basado en fuente de tensión controlada por corriente. 66 Proyecto Fin de Carrera

77 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm M P1 M P2 MP3 MP4 MP5 MN1 M N2 Y X MN5 M P6 M N6 Figura Current conveyor basado en fuente de tensión controlada por corriente, con la solución de referencia mejorada. MP7 M N7 Básicamente, ambas estructuras (Figuras 4.41 y 4.42) tratan del mismo esquema, con la diferencia de una etapata de referencia de corriente previa a la etapa de salida que podemos observar en la Figura Éstas estructuras las analizaremos más a fondo en el capítulo de diseño en el que podremos ver su comportamiento como etapa de amplificación de un mezclador de frecuencias. 4.6 Conclusiones A lo largo de este apartado hemos analizado las principales características de las estructuras de current conveyors basadas en transistores CMOS más utilizadas. Para empezar, el primer circuito (Figura 4.28) permite alcanzar un amplio ancho de banda, aunque con ciertas limitaciones en la máxima excursión de salida y en los niveles de impedancia. Para superar estas limitaciones, se propusieron otras topologías de CCII basadas en entradas diferenciales, siendo la primera de estas el circuito de la Figura Sin embargo, a pesar de las mejoras introducidas por esta nueva topología, el circuito mantiene limitaciones en los niveles de impedancia. Para solventar este problema se realiza la realimentación a través de un transistor NMOS (Figura 4.30), obteniendo mejores niveles de impedancia. Una MN3 MN4 Proyecto Fin de Carrera 67

78 Capítulo 4.- Los Current Conveyors: Teoría y Práctica alternativa a esta estructura que funciona para tensiones de alimentación más bajas pero que utiliza el mismo concepto es el circuito de la Figura Ahora las únicas limitaciones las producía la etapa de salida, tipo clase A, que se sustituyó por un clase AB, mostrado en la Figura Juntando las ideas de este último diseño (Figura 4.32) con las del primero (Figura 4.28) obtenemos el circuito de la Figura 4.33, con el que se obtienen resultados satisfactorios, aunque empleando una tensión de alimentación mayor. Por ello, en los circuitos de las Figuras 4.34 y 4.35 se sustituye la etapa de salida por una que requiere menor tensión de alimentación. El único inconveniente de estas topologías es su margen dinámico descompensado, que está más orientado hacia el rail positivo para el diseño basado en transistores NMOS (Figura 4.34) mientras que la máxima excursión de salida del circuito basado en transistores PMOS (Figura 4.35) está más orientado hacia el rail negativo. Juntando ambas características en un único circuito se obtiene el current conveyor de la Figura 4.36 con un funcionamiento de rail a rail. Los esquemas de las Figuras 4.37, 4.38 y 4.39 son alternativas a las anteriores en las que se modifican la realimentación del nodo X con objeto de reducir la impedancia de dicho nodo. 68 Proyecto Fin de Carrera

79 5.1 Introducción Capítulo 5 Diseño del mezclador En la primera parte de este capítulo vamos a ir viendo los diferentes pasos que hemos ido tomando para la optimización de nuestro circuito. Teniendo conocimiento del estándar que vamos a emplear para la realización de éste, nos disponemos al diseño y estudio de nuestro mezclador pasivo. En la segunda parte realizaremos el esquemático de las estructuras de los current conveyors y les haremos un estudio para ver como se comporta la etapa de amplificación. Finalizaremos el capítulo con el diseño a nivel de esquemático del circuito completo. 5.2 Topología del circuito Como ya comentamos en capítulos anteriores, la estructura elegida para la etapa de mezclado es la mostrada en la Figura 5.1. En este proyecto proponemos la utilización de los current conveyors para la implementación del amplificador de transimpedancia.

80 Capítulo 5.- Diseño del mezclador M1 + M3 X Y CCII - V x - M4 M2 X Y CCII V out + + V y - Figura 5.1. Mezclador pasivo con current conveyors. 5.3 Diseño del mezclador Para el diseño de nuestro mezclador, primero hicimos una migración del modelo a nuestra tecnología, la UMC 0.18 µm [23]. En la Figura 5.2 podemos ver el circuito que empleamos para la simulación de nuestro mezclador. M1 + V X - M3 M2 M4 IF P IF M + V Y - Figura 5.2. Modelo del mezclador. 70 Proyecto Fin de Carrera

81 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm El circuito de la Figura 5.2 lo simulamos con ayuda de la herramienta Cadence haciendo uso del esquema mostrado en la Figura 5.3 V RF RF Balun Figura 5.3. V RF V LO RFM RFP LOM Mezclador Balun LOP LO IFM IFP V LO Esquema de simulación del mezclador. Sonda activa Para la optimización del punto de trabajo de los transistores, fuimos variando las tensiones V RF y V LO hasta llegar a un punto óptimo. Las Tablas 5.1, 5.2 y 5.3 muestran la variación de los parámetros de ganancia, ruido y punto de intercepción de tercer orden en función de las tensiones de polarización. + - Proyecto Fin de Carrera 71

82 Capítulo 5.- Diseño del mezclador Tabla 5.1 Resultados obtenidos de las simulaciones para la ganancia (db) V LO (V) V RF (V) 0,2 0,4 0,6 0,8 1 1,2 1,4 1,6 1,8 0-0,6-2, ,2-17,3-22,95-27, ,8 0,2-4,9-0,77-2,9-4,79-9,25-16,43-22,23-26,74-30,9 0,4-55, ,5-4,4-8,3-15,5-21,6-26,2 0, ,7-12,7-69,14-2,2-4 -7,5-14,7-20,9 0,8-173,7-119,3-67,3-17,3-204,9-2 -3,8-6,9-13, ,8-180,8-125,9-64,8-22,4 0-1,78-3,6-6,3 1,2-217,4-217,6-188,3-133, ,3 0-1,5-3,3 1,4-222,5-246,4-219, , ,3 1, , ,3 - -0,98 1, , ,4-102,2-44,36 Tabla 5.2 Resultados obtenidos para la figura de ruido (db) V RF (V) 0,2 0,4 0,6 0,8 1 1,2 1,4 1,6 V LO (V) 0 10,12 8,9 9,6 11,58 16,16 20,43 23,76 26,79 0,2-10,32 9,9 9,6 10,9 15,59 19,37 23,34 0,4-24,03 10,64 10,16 9,49 10,4 14,93 19,29 0,6 136,5 91,24-10,44 9,38 9,38 10,17 14,42 0,8-142,4 72,55 81,17 11,62 9,3 9,26 9, ,6 148,8 103,6-38,24 9,37 9,26 1, ,9 156, ,35 13,29 9,4 1,4 280,9 283,1 269,9 220,1 164,3 122,4 70,73 14,46 1,6 286,7 285, ,4 230,1 172,6 138,6 - Tabla 5.3 Resultados obtenidos para el IIP3 (dbm) V RF (V) 0,2 0,4 0,6 0,8 1 1,2 1,4 1,6 1,8 V LO (V) 0-7,09-0,15 2,4 7,8 15, ,3 28,4 >30 0,2 0-0,8 0,17 1,8 6,75 14,35 20,39 24,8 >30 0,4 > ,7 1,5 5,7 13,5 19,7 24 0,6-10,23 >30 12,8-11,2-1,76 1,34 4,6 12,66 19,1 0,8 >30 >30-10,9 16,75-13,13-2,6 1,15 3,78 11,9 1 >30 >30 >30 >30 21,14-14,8-3,33 0,98 3,19 1,2-30 >30 >30 >30 >30 25,9-15,9-4 0,7 1, ,6-29 >30 >30-14 >30-16,3-4,8 1,6 > ,2 >30 >30 >30 >30 0 1,8-20, >30 >30 >30-15,9 72 Proyecto Fin de Carrera

83 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm En las Figuras 5.4, 5.5 y 5.6 podemos observar, a modo de resumen, los gráficos de los valores obtenidos anteriormente citados db db ,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8 2, Figura 5.4. V LO Valores para la ganancia (db). -0,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8 Figura 5.5. V LO Valores para nivel de ruido (db). V RF V RF 0V 0.2V 0.4V 0.6V 0.8V 1V 1.2V 1.4V 1.6V Proyecto Fin de Carrera 73

84 Capítulo 5.- Diseño del mezclador dbm ,2 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8 2,0 Figura 5.6. V LO Valores para el IIP3 (dbm). V RF 0.2V 0.4V 0.6V 0.8V 1V 1.2V 1.4V 1.6V 1.8 Como podemos observar en las Figuras 5.4, 5.5 y 5.6, para algunos casos tenemos unos niveles de ganancia bastante buenos, pero con esos valores obtendríamos una figura de ruido elevada y no sería viable el circuito. Lo mismo nos pasa si miramos el punto de intercepción de tercer orden, tenemos unos puntos que se ajustan a nuestras especificaciones pero no son aceptables para la ganancia o para el nivel de ruido. Buscando un punto óptimo en el que obtengamos un compromiso entre las diferentes simulaciones, obtenemos varias combinaciones que podrían interesarnos. Los dos puntos que ofrecen mejores prestaciones son los de la Tabla 5.4. Tabla 5.4 Resultados obtenidos de las simulaciones para la optimización del mezclador V LO (V) / V RF (V) Ganancia (db) Ruido (db) IIP3 (dbm) 0 ; 0,4-2,8 8,9-0,15 0,6 ; 1,6-14,7 14,42 12,66 El siguiente paso a realizar es el diseño de la etapa de transimpedancia, formada por los current converyors. Para ello usamos los valores de polarización (V LO y V RF ) resumidos en la Tabla 5.4 ya que ofrecen unos valores aceptables de ganancia, figura de ruido e IIP3 para nuestro estándar. 74 Proyecto Fin de Carrera

85 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm 5.4 Diseño del current conveyor Como se comentó en el capítulo 1, este proyecto fin de carrera tiene como precedente más inmediato el proyecto Diseño de un convertidor de corriente en tecnología CMOS 0,35 µm realizado por Albano Castillo García [6]. En dicho proyecto se implementó un mezclador basándose fundamentalmente en dos estructuras de current conveyor. Por esta razón en este proyecto comenzamos haciendo un estudio de dichas estructuras de current conveyor utilizadas en CMOS 0,35 µm en tecnología CMOS 0,18 µm. La primera configuración que estudiamos fue la de la Figura 5.7, la cual corresponde a un CCII con etapa de entrada asímetrica y su etapa de salida clase AB, cuyas características pudimos ver en el capítulo 4. M P2 MP3 MP4 MP5 M P1 MN1 MN2 Y X M P6 MP7 MN3 MN4 MN6 MN5 MN7 Figura 5.7. Esquema del primer CCII con salida clas AB. La estructura de la Figura 5.8, se trata del mismo esquema de la Figura 5.7 con la pequeña diferencia de que a éste le añadimos una etapa de referencia de corriente previa a la etapa de Proyecto Fin de Carrera 75

86 Capítulo 5.- Diseño del mezclador salida. Esta nueva topología intenta evitar los problemas de referencia de corriente en la etapa de salida. MP1 MP2 MP3 MP4 MP5 MN5 Y MN1 MP6 MN6 Figura 5.8. MN2 X MP7 MN7 Esquema del segundo CCII. MN3 MN4 76 Proyecto Fin de Carrera

87 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Optimización del núcleo del current conveyor Como sabemos que la relación que hay entre la corriente que circula por el transistor con respecto a la resistencia que nos ofrece el canal, afecta al ruido, el siguiente paso a tomar fue hacer variaciones del ancho del transistor para ver qué relación de aspecto nos ofrece mejor nivel de ruido. Primero nos centramos en los cuatro transistores que forman el núcleo del convertidor de corriente, haciendo distinción entre los transistores tipo N como son MN1 y MN2 y los tipo P formados por MP6 y MP7. Esto podemos observarlo mejor en la Figura 5.9. MN1 MN2 Y X MP6 MP7 Figura 5.9. Núcleo del current conveyor. Al igual que hicimos con el mezclador, realizamos las simulaciones del current conveyor con el esquema de simulación que podemos ver en la Figura Con dicho esquema podremos trabajar con la etapa de amplificación de forma independiente para así poder simplificar el tiempo de simulación. En este caso las simulaciones que podemos realizar es calcular la output noise figure para el cálculo del ruido y mirar el ancho de banda de ambas configuraciones ya que para obtener los valores de ganancia, linealidad y figura de ruido sólo son realizables una vez tengamos el esquema completo en el que se incluye el mezclador. Para dichas simulaciones y con el fin de obtener unos resultados lo más precisos, las fuentes de corriente reales constituídas por los transistores MP1, MP2, MP3, MN5, MN6 y MN7 (ver Figuras 5.7 y 5.8) las hemos sustituído por fuentes de corriente ideales. Proyecto Fin de Carrera 77

88 Capítulo 5.- Diseño del mezclador Y X Current conveyor Vss Vdd R Idc Vdc Vdc Figura Modelo de simulación para CCII. Teniendo en cuenta las limitaciones que nos ofrece la tecnología CMOS 0,18 µm [23], y con el fin de optimizar el núcleo del current conveyor, hicimos un barrido con los tamaños de los transistores MP6, MP7, MN1 y MN2 como comentamos anteriormente, dentro del rango permitido, observando la output noise figure en ambas configuraciones. En las Tablas 5.5 y 5.6 podemos observar un resumen con los resultados más significativos. Tabla 5.5 Valores de output noise figure (nv) para el primer CCII MN1-MN2 MP6-MP7 240 nm 340 nm 540 nm 840 nm 10 um 30 um 50 um 240 nm nm 55 67, nm , nm , um um um Tabla 5.6 Valores de output noise figure (nv) para el segundo CCII MN1-MN2 MP6-MP7 240 nm 340 nm 540 nm 840 nm 10 um 30 um 50 um 240 nm nm nm nm um um um Proyecto Fin de Carrera

89 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm En las Figuras 5.11 y 5.12 vemos a modo de resumen los resultados de las Tablas 5.5 y nv nv nm 340nm 540nm 840nm 10um 30um 50um MP6 - MP7 Figura Valores para output noise figure de la Tabla nm 340nm 540nm 840nm 10um 30um 50um MP6 -MP7 Figura Valores para output noise figure de la Tabla 5.6. MN1 - MN2 240nm 340nm 540nm 840nm 10um 30um 50um MN1 - MN2 240nm 340nm 540nm 840nm 10um 30um 50um Proyecto Fin de Carrera 79

90 Capítulo 5.- Diseño del mezclador También tuvimos en cuenta que el ancho de banda estuviera por encima del valor que nos dice el estándar (capítulo 2) y realizamos el mismo barrido para ver las variaciones del ancho de banda. En las Tablas 5.7 y 5.8 podemos ver un resumen de los valores obtenidos. Tabla 5.7 Valores de ancho de banda para el primer CCII MN1-MN2 MP6- MP7 240 nm 340 nm 540 nm 840 nm 10 um 30 um 50 um 240 nm no no no no no no no 340 nm 1,3 GHz 526 MHz 593 MHz 575 MHz no no no 540 nm 900 MHz 1 GHz 772 MHz 1,15 GHz 898 MHz 597 MHz 479 MHz 840 um 1,26 GHz 1,29 GHz 1,33 GHz 1,4 GHz 1,4 GHz 1,41 GHz 1,38 GHz 10 um 1,7 GHz 1,8 GHz 1,85 GHz 1,78 GHz 1,6 GHz 1,41 GHz 1,29 GHz 30 um 1,6 GHz 1,58 GHz 1,58 GHz 1,56 GHz 1,36 GHz 1,2 GHz 1,07 GHz 50 um 1,4 GHz 1,4 GHz 1,38 GHz 1,35 GHz 1,18 GHz 1,02 GHz 927 MHz Tabla 5.8 Valores de ancho de banda para el segundo CCII MN1-MN2 MP6- MP7 240 nm 340 nm 540 nm 840 nm 10 um 30 um 50 um 240 nm no no no no no no no 340 nm 1,7 GHz 1,24 GHz 1,34 GHz 1,15 GHz no no no 540 nm 1,65 MHz 1 GHz 1,1 GHz 966 MHz 927 MHz 927 MHz no 840 um 1,4 GHz 980 GHz 960 MHz 920 MHz 1,4 MHz 940 MHz 909 MHz 10 um 1,35 GHz 900 MHz 864 MHz 830 MHz 1,12 GHz 870 MHz 828 MHz 30 um 1,23 GHz 860 MHz 670 MHz 786 MHz 1 GHz 1,18 GHz 732 MHz 50 um 1,2 GHz 815 MHz 520 MHz 756 MHz 1,18 GHz 1,12 GHz 654 MHz 80 Proyecto Fin de Carrera

91 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Las Figuras 5.13 y 5.14 muestran los valores a modo de resumen MHz MHz nm 540nm 840nm 10um 30um 50um MP6 - MP7 Figura Valores para ancho de banda (Tabla 5.7). 340nm 540nm 840nm 10um 30um 50um MP6 - MP7 Figura Valores para ancho de banda (Tabla 5.8). MN1 - MN2 240nm 340nm 540nm 840nm 10um 30um 50um MN1 - MN2 240nm 340nm 540nm 840nm 10um 30um 50um Proyecto Fin de Carrera 81

92 Capítulo 5.- Diseño del mezclador Al igual que antes, tenemos que buscar un punto óptimo en el que tengamos un compromiso entre ambas simulaciones, ya que hay puntos en los que tenemos un buen ancho de banda, pero un ruido demasiado elevado. El punto elegido es la combinación de los transistores del núcleo del convertidor, MN1 y MN2 con un ancho de canal de 240 nm y MP6 y MP7 con un ancho de 340 nm. RF Con la elección del dimensionado de los cuatro transistores, pasamos a la implementación del mezclador completo. En este caso realizaremos las simulaciones del esquema completo para comprobar cual de las dos estructuras que hemos estudiado tiene mejores prestaciones. El modelo de simulación que utilizamos es el de la Figura 5.15, en el que podemos observar el mezclador, la etapa de amplificación formada por dos current conveyors y las tensiones de polarización V LO y V RF. Balun Vrf Vlo Vrf RFM ` RFP LOM Mezclador Balun LOP LO IFM IFP Vlo X Y X Y Current conveyor Current conveyor Figura Modelo de simulación del esquema completo Proyecto Fin de Carrera

93 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Al realizar las simulaciones con el esquema de la Figura 5.15, vimos que al aplicar tensión en V LO, el circuito se quedaba sin ganancia y el ruido se encontraba hasta diez veces por encima de los valores que nos permite el estándar. Por ello desestimamos el punto de trabajo que calculamos anteriormente en el que V RF = 1,6 V y V LO = 0,6 V y en todas las simulaciones mantuvimos una tensión fija de V RF = 0,4 V y V LO = 0 V. En la Tabla 5.9 podemos ver los resultados que obtenemos con ambas estructuras de current conveyor implementadas al modelo de simulación (ver Figura 5.14). Tabla 5.9 Como se puede observar en la Tabla 5.9, ambos esquemas proporcionan valores muy parecidos. Se puede apreciar que el segundo CCII tiene una mejor ganancia, aunque su linealidad se ve superada por el primer CCII. Dado que en ambas configuraciones seguimos teniendo una figura de ruido que no es óptima para nuestro diseño y en el caso del consumo nos encontramos en valores elevados (> 30mA), hemos cambiado el ancho de los transistores por diferentes combinaciones dentro de las mostradas en las Tablas 5.5 y 5.6. En la Tabla 5.10 podemos ver un resumen de los resultados obtenidos. Como podemos ver en la Tabla 5.10, la variación del tamaño de los transistores del núcleo de los current conveyors no produce variaciones significativas de la figura de ruido total del mezclador y seguimos teniendo un consumo superior a 30 ma en ambas configuraciones. Por esta razón en el siguiente apartado lo que hicimos fue centrarnos en variar los transistores que forman la etapa de salida del current conveyor, para ver qué mejoras obtenemos tanto en figura de ruido como en la ganancia, la linealidad y el consumo. Resultados de simulación Primer CCII Segundo CCII Noise figure (db) 35,3 31,7 Ganancia (db) 9,14 12 IIP3 (dbm) 1,52-2,4 Tabla 5.10 Dimensionado transistores MN1 MN2 MP6 MP7 Valores de figura de ruido Figura de ruido (Primer CCII) Figura de ruido (Segundo CCII) 340 nm 340 nm 36 db 31 db 540 nm 340 nm 32 db 29 db 10 um 540 nm 33 db 29 db Proyecto Fin de Carrera 83

94 Capítulo 5.- Diseño del mezclador Optimización de la etapa de salida Llegados a este punto en el que tenemos el mezclador y el núcleo del current conveyor optimizado, nos vamos a centrar en variar los transistores que forman la etapa de salida. Hasta ahora hemos visto que los dos esquemas con los que contamos nos ofrecen niveles de ruido elevados, baja ganancia, alto consumo y con respecto a la linealidad, nos encontramos dentro del rango que nos dice el estándar. Viendo los resultados que hemos obtenido hasta ahora, nuestro objetivo es conseguir, con el menor consumo posible, una figura de ruido, una ganancia y una linealidad acordes con las especificaciones del diseño. A partir de los dos esquemas iniciales (ver Figuras 5.7 y 5.8) decidimos mantener en un principio el ancho de los transistores de entrada de los current conveyors con un valor de 240 nm para MP6 y MP7 y 340 nm en MN1 y MN2. Como dijimos anteriormente, las fuentes de corriente reales las sustituimos por fuentes de corriente ideales para poder realizar simulaciones de una manera más precisa, los esquemas equivalentes quedan como podemos ver en las Figuras 5.16 y Vdd MP5 Idc Idc MN3 MN4 Y X MP1 MP2 A MP4 B MN1 Idc Idc MN5 Figura Current conveyor con etapa de salida clase AB. Vss 84 Proyecto Fin de Carrera

95 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Vdd Idc Idc Idc MP5 MP4 A MN3 MN4 Y MP1 Idc MP2 Idc X Figura Current conveyor basado en fuente de tensión controlada por corriente, con la solución de referencia mejorada. El procedimiento a seguir fue el centrarnos en la etapa de salida del circuito, comenzando con el esquema de la Figura Una vez llegados a este punto, sabemos que el nivel de ruido y el consumo nos afecta mucho a las prestaciones de nuestro diseño, así que nos centramos en realizar cambios del dimensionado de los transistores haciendo combinaciones 2 a 2 entre los cuatro que forman la salida. En la Tabla 5.11 podemos ver un resumen de los cambios realizados en el diseño. R Idc B M N1 MN5 Vss Proyecto Fin de Carrera 85

96 Capítulo 5.- Diseño del mezclador Tabla 5.11 Valores de ruido y consumo (Figura 5.16) Transistores Ancho total Número de Longitud Fuentes Idc Figura de ruido Consumo (µm) dedos (µm) (µa) (db) (ma) MP4, MP ,18 MN1, MN , ,5 MP4, MP ,18 MN1, MN , MP4, MP MN1, MN MP4, MN ,5 MP5, MN , ,8 3,4 MP4, MN MP5, MN MP4, MN MP5, MN ,15 2,8 En la Tabla 5.11 podemos observar que con el esquema de la Figura 5.16 pudimos mejorar el nivel de ruido y hemos alcanzado un consumo aceptable, llegando a conseguir 17,15 db con un consumo de 2,8 ma. El problema de la configuración de la Figura 5.16 es la tensión de polarización de los transistores que forman la etapa de salida (nodos A y B), ya que esto perjudica directamente a la linealidad y la ganancia del circuito. Como comentamos anteriormente, para solucionar los problemas de referencia de corriente de dicha etapa, pasamos a trabajar con el esquema de la Figura El diseño de la Figura 5.17 se trata del mismo esquema que el de la Figura 5.16 pero con la pequeña diferencia de que a éste le añadimos una etapa de referencia de corriente previa a la etapa de salida. Esta nueva topología intenta evitar los problemas de referencia de corriente de dicha etapa, ya que las corrientes de referencia que circulan en las dos ramas compuestas por los transistores [MP4 y MN1] y [MP5 y MN5] (ver Figura 5.17), se controlan sólo por la relación de aspecto de los transistores y depende de la tensión de alimentación. El hecho de incluir la etapa de referencia permite polarizar la etapa de salida independientemente de sus relaciones de aspecto lo cual nos permitirá mejorar la linealidad de las mismas. En la Tabla 5.12 podemos ver un resumen de cómo influye la etapa de referencia de corriente, manteniendo el dimensionado de los transistores y haciéndole un barrido a las fuentes Idc. 86 Proyecto Fin de Carrera

97 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Vemos que en este momento la ganancia se encuentra fuera de rango e incluso la linealidad no se puede simular. Tabla 5.12 Valores de ganancia e IIP3 (Figura 5.16) Transistores Ancho total Número de Longitud Fuentes Idc Ganancia IIP3 (µm) dedos (µm) (µa) (db) (dbm) MP4, MN MP5, MN no MP4, MN MP5, MN no MP4, MN MP5, MN no Hasta este momento, hemos ido probando las diferentes simulaciones sobre ambos modelos de current conveyor para ver qué punto es el que se acerca más a nuestras especificaciones iniciales. El proceso a seguir a continuación fue, sobre el esquema de la Figura 5.17, hacer un barrido variando las corrientes que fluyen por cada una de las ramas para más adelante ir variando los tamaños de los transistores y ver como evoluciona el circuito. En la Tabla 5.13 podemos ver un pequeño resumen de las variaciones con respecto a las fuentes Idc y R. Hemos de mencionar que en todo momento tuvimos en cuenta el ancho de banda, de forma que siempre nos encontramos en valores superiores a 250 MHz, por lo que con respecto a este parámetro no tuvimos problemas a la hora de realizar cada uno de los cambios en el circuito. Tabla 5.13 Valores de ruido, ganancia e IIP3 Fuentes Idc R Figura de ruido Ganancia IIP3 (µa) (Ω) (db) (db) (dbm) ,2 14 1, , ,9 13,4 1, , ,5 Proyecto Fin de Carrera 87

98 Capítulo 5.- Diseño del mezclador Con los resultados de la Tabla 5.13 vemos que la resistencia ayuda a la mejora del IIP3 y mantenemos una buena ganancia. Aumentando el ancho de los transistores de la etapa de salida conseguimos bajar el ruido sin apenas variar la ganancia y el IIP3, pero nos encontramos con un consumo muy elevado. Esto lo podemos ver en la Tabla 5.14 donde hemos aumentado el ancho de los transistores MP4, MP5, MN1 y MN5 (Figura 5.17) a un valor de 150 µm y obtenemos un consumo de 9 ma. Transistores Ancho total (µm) MP4, MN1 150 MP5, MN5 150 Tabla 5.14 Valores de ruido, ganancia, consumo e IIP3 Fuentes Idc R Figura de Ganancia IIP3 Consumo (µa) (Ω) ruido (db) (db) (dbm) (ma) ,8 0,5 9 El siguiente paso que decidimos tomar fue mantener una R fija a 500 Ω y le hicimos un barrido de simulaciones combinando la corriente que fluye por las fuentes Idc y el tamaño de los transistores MP4, MP5, MN1 y MN5, los cuales forman parte de la etapa de salida, para una mejor aclaración los hemos diferenciado en Etapa 1 y Etapa 2 (ver Figura 5.18). Vdd Etapa 1 MP5 Idc MP4 Etapa 2 R MN1 Idc M N5 Vss Figura Etapas 1 y 2 de salida. Se han realizado variaciones en los transistores de las dos etapas (Figura 5.18) y un barrido entre 10µA y 100µA en las fuentes Idc de la Figura A mayor corriente en las fuentes Idc, mayor 88 Proyecto Fin de Carrera

99 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm consumo, por lo que desestimamos valores elevados de corriente. En la Tabla 5.15 podemos ver un resumen de los diferentes cambios y resultados más característicos. Tabla 5.15 Valores de ruido, ganancia, consumo e IIP3 Etapa 1 Etapa 2 Fuentes Idc Figura de ruido Ganancia IIP3 Consumo (µm) (µm) (µa) (db) (db) (dbm) (ma) , , ,27 14 no 3, ,8 25,9-4, ,37 27, ,8 2, , , , ,8 En la Tabla 5.15 podemos ver los resultados que fuimos teniendo tras la optimización de la etapa de salida y en la Tabla 5.16 tenemos, a modo de resumen, el punto escogido para la posterior realización de las fuentes reales de corriente a partir de las fuentes ideales de corriente. Tabla 5.16 Valores óptimos Etapa 1 Etapa 2 Fuentes Idc Figura de ruido Ganancia IIP3 Consumo (µm) (µm) (µa) (db) (db) (dbm) (ma) , ,7 Con estos valores nos encontramos dentro del rango que nos exige el estándar, teniendo en cuenta que vamos a tener variaciones cuando pasemos a fuentes reales de corriente y más adelante cuando realicemos el circuito a nivel de layout. 5.5 Diseño completo y simulaciones finales Con el punto de trabajo óptimo, el siguiente paso a tomar fue el cambio de las fuentes ideales de corriente por fuentes reales. Al circuito de la Figura 5.17, le hemos añadido una rama de referencia de corriente para controlar la corriente que circula por las fuentes de tipo P y las de tipo N. La referencia de corriente podemos verla en la Figura Proyecto Fin de Carrera 89

100 Capítulo 5.- Diseño del mezclador Vdd MP1 Idc MN1 M N2 Vss Figura Rama de referencia de corriente. El esquema completo con fuentes de corriente reales es el que vemos en la Figura MP12 MP7 MP8 M P9 MP5 MP4 MN3 MN4 Y X R Idc MP1 MP2 Vdd MN1 MN14 MN12 MN7 MN8 MN9 MN5 Figura Current conveyor basado en fuente de tensión controlada por corriente, con la solución de referencia mejorada. Vss 90 Proyecto Fin de Carrera

101 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm El dimensionado de los transistores que forman las fuentes reales de corriente (MP12, MP7, MP8, MP9, MN14, MN12, MN7, MN8 y MN9) queda como podemos ver en la Tabla Tabla 5.17 Dimensionado de las fuentes reales de corriente Fuentes de corriente reales Ancho total (µm) 200 Ancho de los dedos (µm) 10 Longitud (µm) 1 Número de dedos 20 Para dicho dimensionado, obtenemos un ruido de 18 db, el aumento se debe al paso de fuentes ideales a fuentes reales de corriente como comentamos anteriormente. En este punto decidimos realizar pequeñas combinaciones en el circuito para conseguir un punto mejor. En la Tabla 5.18 tenemos un resumen de la variación de los parámetros de ruido, ganancia e IIP3 haciendo diferentes variaciones en el circuito. Tabla 5.18 Valores de ruido, ganancia, IIP3 y consumo Etapa 1 Etapa 2 R Figura de ruido Ganancia IIP3 Consumo (µm) (µm) (Ω) (db) (db) (dbm) (ma) ,9 11, ,8 1, ,4 30-6,7 1, ,6 1, ,4 30-7,6 2,1 Vemos que realizando diferentes cambios, éstas no nos afectan demasiado en los valores de ruido. Un último recurso que utilizamos fue la aplicación de multiplicidad a los transistores de entrada, ya que sabemos que las entradas X e Y se realizan por los emisores de los transistores MN3, MN4, MP1, MP2 (ver Figura 5.20) que forman parte del current conveyor, esto consiste en la obtención de un transistor formado por varios transistores y así poder disminuir la corriente que fluye por cada una de las pistas que conforman las partes del transistor (drenador, puerta y Proyecto Fin de Carrera 91

102 Capítulo 5.- Diseño del mezclador surtidor) al tener más canales por los que repartirse dicha corriente, obteniendo menor resistencia de canal. En la Tabla 5.19 tenemos las variaciones con respecto al aplicar multiplicidad a la entrada. Tabla 5.19 Valores de ruido, ganancia e IIP3 Factor de Figura de ruido Ganancia IIP3 multiplicidad (db) (db) (dbm) x 2 17,2 31-7,8 x ,67 x 4 No realizable por la tecnología Vistos los resultados que vemos en la Tabla 5.19 podemos dar por concluido el diseño del nuestro circuito a nivel esquemático, realizando unas pequeñas variaciones en la resistencia R y en las etapas de salida conseguimos llevar los valores de las diferentes simulaciones a rangos óptimos para la realización del circuito a nivel de layout. Los valores de los transistores que forman la etapa de transimpedancia (Figura 5.20) los podemos ver en la Tabla 5.20, con un valor de R de 500 Ω. Tabla 5.20 Dimensionado de los transistores del circuito [MN3 y MN4] [MP1 y MP2] Etapa 1 Etapa 2 Ancho total (µm) Ancho de los dedos (µm) Longitud (nm) Número de dedos Multiplicidad x 3 x 1 x 1 A continuación podemos ver en las Figuras 5.21, 5.22 y 5.23 las gráficas con los resultados obtenidos con las simulaciones para la figura de ruido, el valor de ganancia y el IIP3 realizadas en Cadence. 92 Proyecto Fin de Carrera

103 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Figura Figura de ruido. Figura Ganancia. Proyecto Fin de Carrera 93

104 Capítulo 5.- Diseño del mezclador Figura IIP3. En la Tabla 5.21 podemos ver un cuadro resumen con los valores obtenidos de las simulaciones de las gráficas anteriores. Tabla 5.21 Valores de ruido, ganancia, consumo e IIP3 Figura de ruido (db) 16,27 Ganancia (db) 30,7 Ancho de banda de salida (MHz) 259 IIP3 (dbm) -7,67 Consumo (ma) 2,33 94 Proyecto Fin de Carrera

105 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm 5.6 Conclusiones En este capítulo hemos estudiado nuestro circuito a nivel de esquemático. En la primera parte, realizamos un estudio a la parte de mezclado hasta llegar a un punto óptimo. En la segunda parte, ya con el mezclador optimizado, pasamos a la etapa de amplificación, la cual está formada por dos current conveyor y le realizamos un estudio para ver su comportamiento y adaptarlo a nuestras especificaciones. Siempre hemos tenido en cuenta encontrarnos dentro de los valores que nos exige el estándar. En el siguiente capítulo procederemos a la realización del circuito a nivel de Layout en el que también se realizará un estudio para ver su comportamiento. Proyecto Fin de Carrera 95

106 Capítulo 5.- Diseño del mezclador 96 Proyecto Fin de Carrera

107 6.1 Introducción Capítulo 6 Diseño a nivel de layout En el capítulo anterior se realizó el diseño a nivel de esquemático. Una vez realizado, seguimos con el siguiente paso: el diseño a nivel de layout y las simulaciones post-layout. El layout consiste en definir los planos de fabricación del circuito integrado, los cuales le proporcionan al fabricante un mapa físico del dispositivo. Además es útil para comprobar el comportamiento del diseño físico de éste, ya que, al igual que la simulación a nivel esquemático puede aproximar el comportamiento de los dispositivos.

108 Capítulo 6.- Diseño a nivel de layout 6.2 Proceso de diseño A la hora de realizar un layout deben cumplirse una serie de reglas que dependen de la tecnología empleada. Estas se refieren en su mayoría a distancias entre los distintos elementos, ángulos, densidad de corriente que puede pasar por las pistas, densidad de corriente que puede atravesar las vías de unión entre las diferentes capas de la tecnología, tamaño y ancho de las pistas, etc. [11] [27] [28]. De la misma manera, hay que tener en cuenta una serie de aspectos que nos permitan obtener el comportamiento óptimo del diseño realizado. Estos se centran en minimizar la influencia de las posibles dispersiones de los parámetros de los componentes del circuito. Los aspectos más importantes se enumeran a continuación: 5.1 Las inductancias han de situarse lo más cerca posible para minimizar el efecto de las resistencias en serie que aperecen por la conexión de las mismas hasta el nodo común Vdd o tierra. 5.2 Simetría: debemos tener en cuenta la simetría de las pistas para las entradas y salidas de las señales diferenciales, así evitamos desfases entre señales positivas y negativas. 5.3 Técnica del centroide-común: consiste en distribuir los diferentes transistores utilizados en el diseño de manera simétrica respecto a un centro determinado, logrando así un correcto apareamiento de los transistores. De esta manera evitamos que las dispersiones de los parámetros de los componentes que forman el circuito. 5.4 El sustrato debe estar conectado a tierra. 5.5 Se deben usar, en la medida de lo posible, las estructuras dummies en las resistencias. Con ellas lograremos la reducción de la tolerancia que presentan dichos dispositivos. Otro de los aspectos importantes es el referido al consumo de potencia del circuito. Éstos toman especial relevancia en el dimensionado de las pistas de interconexionado de los componentes. Así, hemos de saber qué cantidad de corriente circula por cada una de ellas y, en consecuencia, ajustar su anchura para que soporte dicho flujo. Para asegurarnos de que no se destruya ninguna parte del circuito, se han de sobredimensionar las anchuras mínimas. Dichos valores vienen determinados por la tecnología usada y por el tipo de metal que conforman las pistas [23]. 98 Proyecto Fin de Carrera

109 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Aplicando la técnica del centroide común, como ya nombramos anteriormente, el patrón que utilizamos en todo el diseño es el de arrays unidimensionales (ABCDDCBA), el cual tiene un eje de simetría que divide en dos el conjunto, formando una de las mitades un espejo con la otra (ABCD y DCBA). Además, para conseguir un mejor apareamiento y mejorar la respuesta diferencial, se han intercalado los dos current conveyors formando un único bloque que comparte las referencias de corriente.[29] Para un mejor manejo a la hora de realizar el diseño a nivel de layout, hemos divido el circuito, diferenciando la etapa de mezclado y la etapa de amplificación, dentro del denominado Bloque_conjunto, mostrado en la Figura 6.1. De esta forma el desarrollo del layout puede efectuarse de forma modular, facilitando la detección de errores. Figura 5.1. Bloques de diseño. Proyecto Fin de Carrera 99

110 Capítulo 6.- Diseño a nivel de layout A su vez, el esquemático del current conveyor se ha divido en tres grandes bloques: núcleo del current conveyor, fuente de corriente y etapa de salida. Finalmente el esquemático ha quedado dividido como podemos ver en la Figura 6.2. Figura 5.2. Bloques del current conveyor, Bloques 1, 2, 3, 4 y Layout del mezclador Como ya hemos comentado, el esquemático está dividido en bloques para un diseño más cómodo. El primer bloque diseñado ha sido la etapa de mezclado, la cual está compuesta por cuatro transistores. En la Figura 6.3 podemos ver el circuito a nivel esquemático y en la Figura 6.4 el diseño a nivel de layout. 100 Proyecto Fin de Carrera

111 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Figura 5.3. Mezclador a nivel esquemático. Figura 5.4. Mezclador a nivel layout. Proyecto Fin de Carrera 101

112 Capítulo 6.- Diseño a nivel de layout En la Figura 6.4, podemos observar los cuatro transistores que forman el mezclador con los pines de entrada y salida (LOM, LOP, RFM y RFP). Durante el diseño hemos tenido en cuenta la simetría para un mejor apareamiento de los transistores y de las señales diferenciales. Dado que estamos en un diseño full custom en el que realizamos todos los detalles del circuito, así como el trazado y las células que lo forman, debemos controlar la corrección del diseño de forma exhaustiva. Cadence nos ofrece una serie de herramientas las cuales nos verifican que el circuito está bien realizado. Lo primero que hacemos una vez terminado el diseño de cada bloque es realizar el Design Rule Check (DRC) con el que comprobamos que no hemos incumplido ninguna regla de diseño. Una vez hecho el DRC, lo siguiente es pasarle el Layout Versus Eschematic (LVS). En este caso lo que realiza el programa es hacerle un testeo a las conexiones del circuito para verificar que no hemos cometido errores con las conexiones entre los dispositivos. En este proceso, el programa verifica que las conexiones entre componentes a nivel de layout coinciden con las conexiones a nivel de esquemático. Finalmente pasamos a la etapa en la que le realizamos un extraído al circuito que consiste en identificar los elementos que lo constituyen y reconstruir el esquemático del circuito, en el que se incluyen capacidades parásitas, resistencias de pistas, etc, para la realización de simulaciones más precisas. Con el mezclador ya terminado y una vez realizado su extraído, el siguiente paso fue realizarle las diferentes simulaciones para ver como va variando el circuito a medida que avanzamos en el diseño, en este caso tenemos únicamente el mezclador a nivel layout, el resto del circuito a nivel esquemático. En la Tabla 6.1 podemos observar los diferentes valores que hemos obtenido. Tabla 5.1 Resultados con extraído del mezclador BW (MHz) Ganancia (db) Ruido (db) IIP3 (dbm) ,73 16,27-7,67 En la Tabla 6.1, vemos que apenas han variado los valores del circuito con respecto a los de esquemático, por lo que seguimos con el diseño. 102 Proyecto Fin de Carrera

113 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm 6.4 Layout del current conveyor Con el mezclador ya realizado, ahora nos vamos a centrar en el diseño de los current conveyor que forman la etapa de transimpedancia. Como vimos anteriormente, éstos se encuentran divididos en bloques (ver Figura 6.2) y estos a su vez están colocados según la técnica del centroidecomún, combinando los transistores de ambos current conveyor entre sí. El primer bloque que diseñamos fueron los transistores NMOS de los núcleos de los current conveyors, (bloque 1 de la Figura 6.2). En la Figura 6.5 tenemos el circuito a nivel de esquemático. Figura 5.5. Transistores NMOS de los current conveyors. Proyecto Fin de Carrera 103

114 Capítulo 6.- Diseño a nivel de layout Figura 5.6. Transistores NMOS a nivel de layout. En la Figura 6.6 podemos ver como quedaría el diseño de los transistores En este caso, como comentamos en el capítulo 5, a los transistores del current conveyor le habíamos aplicado multiplicidad, por lo que obtenemos 12 transistores tipo N que forman parte del núcleo del current conveyor. También podemos observar que la unión entre metales la hemos realizado utilizando más de una vía para la conexión entre los diferentes metales, para soportar la densidad de corriente que circula por las pistas. A medida que vamos diseñando los bloques del current conveyor (ver Figura 6.2), iremos realizando las simulaciones para ver las variaciones en el circuito. A lo largo de este apartado los resultados que se muestran son los realizados con los extraídos de cada uno de los bloques que vamos diseñando, a excepción del extraído del mezclador, que lo incluiremos en el siguiente apartado, 104 Proyecto Fin de Carrera

115 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm para ver como se comporta la etapa de amplificación por separado. Con el extraído de este bloque tenemos los siguientes resultados (Tabla 6.2). Tabla 5.2 Resultados con extraído del bloque 1 BW (MHz) Ganancia (db) Ruido (db) IIP3 (dbm) 253,5 30,7 16,35-7,13 La realización del bloque 2 (ver Figura 6.2) se hizo de la misma manera que la del bloque 1, pero en este caso con transistores PMOS, en las Figuras 6.7 y 6.8 podemos ver el paso de esquemático a layout. Figura 5.7. Transistores PMOS a nivel esquemático. Proyecto Fin de Carrera 105

116 Capítulo 6.- Diseño a nivel de layout Figura 5.8. Transistores PMOS a nivel layout. En la Tabla 6.3 se muestran los resultados de la simulación incluyendo el extraído del bloque 2. Tabla 5.3 Resultados con extraído de bloques 1 y 2 BW (MHz) Ganancia (db) Ruido (db) IIP3 (dbm) ,7 16,36-7,15 En la Tabla 6.3 podemos apreciar que apenas se han producido variaciones con respecto al circuito a nivel de esquemático. Una vez diseñado el núcleo, pasamos al diseño de las fuentes de corriente. Estos transistores tienen un dimensionado mayor a los que hemos utilizado anteriormente, por lo que tendrán una influencia mayor en el circuito a la hora de realizar las simulaciones del extraído. 106 Proyecto Fin de Carrera

117 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm En las Figuras 6.9 y 6.10, podemos ver el bloque 3, el cual está formado por las fuentes de corriente tipo PMOS. Figura 5.9. Fuentes de corriente PMOS. Figura Layout fuentes de corriente PMOS. Los resultados para las simulaciones del extraído son las de la Tabla 6.4. Tabla 5.4 Resultados con extraído de los bloques 1, 2 y 3 BW (MHz) Ganancia (db) Ruido (db) IIP3 (dbm) ,7 16,41-7,22 Proyecto Fin de Carrera 107

118 Capítulo 6.- Diseño a nivel de layout En las Figuras 6.11 y 6.12 tenemos las fuentes de corriente tipo NMOS pertenecientes al bloque 5 del circuito. Figura Fuentes de corriente NMOS. Figura Layout fuentes de corriente NMOS. 108 Proyecto Fin de Carrera

119 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm En la Tabla 6.5 vemos los valores de las simulaciones. Tabla 5.5 Resultados con extraído de los bloques 1, 2, 3 y 5 BW (MHz) Ganancia (db) Ruido (db) IIP3 (dbm) ,7 16,80-7,46 Viendo que el layout se comporta dentro de los rangos que nosotros habíamos especificado desde el diseño a nivel de esquemático, el siguiente paso a diseñar fue la etapa de salida, la cual la diseñamos en su totalidad dentro de un bloque conjunto, el bloque 4, quedando como podemos ver en las Figuras 6.13 y Figura Etapa de salida. Proyecto Fin de Carrera 109

120 Capítulo 6.- Diseño a nivel de layout Figura Layout de la etapa de salida. Una vez llegados a este punto, ya tenemos el diseño de la etapa de amplificación a nivel de layout. En la Tabla 6.6 podemos ver los valores que tenemos para el extraído de dicha etapa. Tabla 5.6 Resultados con extraído de los bloques 1, 2, 3, 4 y 5 BW (MHz) Ganancia (db) Ruido (db) IIP3 (dbm) ,6 16,88-6,98 En la Tabla 6.6 podemos observar como estamos dentro de un rago permitido, incluso mejorando el ancho de banda por encima de las especificaciones propuestas. Esto se debe a que los componentes parásitos en este caso en lugar de empeorar el comportamiento del circuito, nos ha ayudado a aumentar el ancho de banda. Así que seguimos con el diseño del circuito. 6.5 Layout completo Llegados a este punto y una vez realizados los dos bloques de la Figura 6.1 por separado, lo que nos queda por hacer es realizar el conexionado de ambos para ver el comportamiendo del circuito y la colocación de los pads de medida. Lo primero que realizamos fue el interconexionado del mezclador con el de la etapa de amplificiación, el esquema queda como podemos ver en la Figura Proyecto Fin de Carrera

121 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Figura Layout del esquema completo. En la Figura 6.15 podemos apreciar como las fuentes de corriente y el mezclador ocupan la mayor parte del área. Por contra, los transistores que forman la entrada del current conveyor y la etapa de salida, están formadas por transistores más pequeños. También podemos ver el conexionado de los diferentes bloques que fuimos diseñando por separado por medio de los metales que nos ofrece la tecnología, siempre teniendo en cuenta el ancho de estas pistas en base al flujo de corriente que circule a través de ellas. En este caso siempre hemos ido por encima de los valores mínimos para evitar problemas con el diseño. Para evitar la aparición de efectos parásitos debido al sustrato, se ha conectado el mismo a masa por medio de contactos. Por ello hemos rellenado con masa nuestro circuito, quedando como podemos ver en la Figura Proyecto Fin de Carrera 111

122 Capítulo 6.- Diseño a nivel de layout Figura Layout del esquema completo. En las Figuras 6.17, 6.18 y 6.19 podemos ver las gráficas finales con los valores que obtenemos para el nivel de ruido, la ganancia e IIP Proyecto Fin de Carrera

123 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm Figura Gráfica de nivel de ruido. Figura Gráfica de nivel de ganancia. Proyecto Fin de Carrera 113

124 Capítulo 6.- Diseño a nivel de layout Figura Gráfica de punto de compresión. En la Tabla 6.7 recogemos los valores que se presentan en las Figuras 6.17, 6.18 y Para la figura de ruido, el valor que mostramos es para una frecuencia de 100 MHz. Con respecto a la ganancia, podemos observar que la figura se encuentra centrada en la frecuencia del oscilador local (5,2 GHz). Tabla 5.7 Resultados con extraído del esquema completo BW (MHz) Ganancia (db) Ruido (db) IIP3 (dbm) ,3 17,21-7,14 Con estas simulaciones podemos darnos por satisfechos en la realización del circuito a nivel de layout. A la hora de colocarle las puntas de medida, tendremos en cuenta cómo varía el circuito y tomaremos estas medidas como referencia para cuando tengamos el circuito físico, a la hora de medirlo, saber sobre que valores estamos trabajando. En la Figura 6.17, vemos la distribución de las puntas de prueba tomadas para nuestro diseño. Como se puede observar, las puntas que se deben usar en la medida son del tipo SGS (Signal Ground Signal) debido al gran número de señales de entrada y salida que tenemos. A la hora de realizar la distribución, se tomó como premisa fundamental el sacar los pines del oscilador y la señal RF (ambas en modo diferencial) lo más directas y simétricas posible. En 114 Proyecto Fin de Carrera

125 Diseño de un Mezclador basado en Convertidores de Corriente en tecnología CMOS 0,18 µm cuanto a los pines de alimentanción y de IF se trató de enredar lo menos posible el diseño y evitar solapamiento entre las capas de metal adyacentes con el objetivo de evitar capacidades parásitas inesperadas. Figura Distribución de los pads de medida. Para ubicar los pads correctamente seguimos las recomendaciones del manual del fabricante de las puntas de medida (CASCADE MICROTECH) [30]. Este manual dice que los pads deben estar distanciados 150 µm de centro a centro de los pads más próximos y 200 µm los pads que utilizan distintas puntas de medida. Nuestro circutio, con los pads de medida, quedó finalmente como podemos ver en la Figura Este circuito fue enviado a fabricar en Noviembre de Proyecto Fin de Carrera 115

126 Capítulo 6.- Diseño a nivel de layout Figura Layout completo con pads de medida. Una vez finalizado nuestro esquema, le realizamos el extraído al esquema completo para su simulación. En la Tabla 6.8 podemos ver a modo de resumen los valores obtenidos. Tabla 5.8 Resultados con extraído del esquema completo BW (MHz) Ganancia (db) Ruido (db) IIP3 (dbm) 80 18,3 20,33 7,12 Como ya dijimos anteriormente, estos resultados se ven alterados notablemente al tener los pads en la vista layout, por lo que no vamos a hacer modificaciones y damos por cerrado el diseño físico del circuito. 116 Proyecto Fin de Carrera