El diseño de filtros digitales en FPGAs.

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1 NÚMERO 20 SEPTIEMBRE DEL 2005 vol - 3 ISSN El diseño de filtros digitales en FPGAs. Es cada vez mayor el uso que la industria da a las FPGAs, un tipo particular de circuito integrado de gran versatilidad y de relativo bajo coste. Mientras que hace unos pocos años, el desarrollo de aplicaciones digitales integradas concretas requería el empleo, en muchos casos, de circuitos integrados de aplicación específica (ASIC), en la actualidad, el desarrollo alcanzado por las FPGAs ha permitido su empleo cada vez más intensivo. En campos tan diversos como el procesamiento digital de la señal o el power line la FPGA está mostrando su versatilidad y el bajo coste asociado al desarrollo de aplicaciones en ellas. Mientras que un desarrollo de un ASIC requería grandes esfuerzos para la implementación correcta de aplicaciones, las FPGAs poseen librerías completas y gran facilidad para la programación de las mismas. Debida a esa mayor importancia que adquiere en el mercado y la industria este tipo de integrado, nos ha parecido útil el mostrar una aplicación concreta de las 1

2 mismas en la actualidad. Esta aplicación, el filtrado digital de la señal, nos muestra cómo ha evolucionado la tecnología para posibilitar estas nuevas aplicaciones. Espero el texto os resulte interesante y os motive para profundizar más en el conocimiento de éste circuito, cada vez más utilizado y con mayores posibilidades. Mientras que el propósito general de los elementos lógicos de las FPGAs parecía hacer improbable su aplicación a las operaciones de multiplicado intensivo propio del filtrado digital, la aplicación de técnicas particulares (como la de aritmética distribuida, distributed arithmetic o DA) ha convertido a las FPGAs en una alternativa con muchas posibilidades. De hecho, el algunas aplicaciones importantes de filtrado la familia de FPGAs Xilinx 4000 ofrece una característica de funcionamiento superior a la de los microprocesadores DSP de punto fijo más rápidos. Las ventajas de la aproximación de la FPGA al filtrado digital incluye mayores tasas de muestreo que las disponibles en los tradicionals chips DSP, menores costes que los circuitos integrados de aplicación específica (ASICs) para aplicaciones de volumen moderado y mayor flexibilidad que las alternativas existentes. Puesto que muchas de las arquitecturas de FPGAs actuales son programables en el propio sistema, la configuración del dispositivo puede ser cambiado para implementar funcionalidades diferentes si es requerido. Aquí vamos a realizar una breve descripción del procesamiento DA para posibilitar el mejor entendimiento de los ejemplos de diseño de filtros que aquí presentamos. Un filtro FIR simple nos servirá para mostrar los conceptos básicos de diseño empleado en las FPGAs actualmente. En la actualidad, el ingeniero de procesado digital de la señal tiene, normalmente, dos elecciones de diseño, el microprocesador DSP o un 2

3 dispositivo dedicado de función específica. El primero puede ser programado para cubrir un amplio rango de aplicaciones de forma, frecuentemente, no óptima pero ciertamente satisfactoria, que se puede deducir del uso tan popular de los chips DSP tanto de punto fijo como flotante. La segunda elección incluye dispositivos con algoritmos específicos tales como filtros FIR con tasas de muestreo para señales de video y dispositivos específicos para aplicaciones de alto rendimiento tales como chips para la compresión de datos en imagen. Sin embargo, la FPGA basada en una SRAM con tabla de búsqueda ofrece una tercera opción una alternativa a las soluciones tanto programada como hardware anteriores. Tradicionalmente, la búsqueda de la implementación de los filtros digitales se ha concentrado en la implementación a medida usando diversas tecnologóas VLSI. La arquitectura de estos filtros han sido determinadas por las aplicaciones objetivo de las implementaciones particulares. Varios procesadores digitales de señal (DSP) tales como el TMS320 de Texas Instrument o el Motorola han sido diseñados para implementar operaciones de filtrado en tasas de audio. Estos dispositivos son extremadamente flexibles pero muy limitados en prestaciones. Diseños de altas prestaciones por encima de los 100 MHz se han desarollado usando implementaciones totalmente VLSI, limitando su uso a aplicaciones específicas y a un coste elevado. 3

4 Existen, por tanto, varias desventajas potenciales de la alternativa VLSI customizada, aunque esta tenga el mejor rendimiento y eficiencia para la aplicación específica para la que fue diseñada. El problema más obvio es la falta de flexibilidad de la solución customizada. Los dispositivos customizados son con frecuencia apropiados sólo para el uso en aplicaciones particulares, y no pueden ser fácilmente reconfigurables para otras operaciones incluso dentro del mismo ámbito. Otro problema que con frecuencia acarrera esta solución es la falta de adaptabilidad una vez un dispositivo está en uso dentro de un sistema. Las implementaciones customizadas típicas no permiten la función de que un dispositivo pueda ser modificado dentro del sistema, pese a que el objetivo sea, por ejemplo, la corrección de un fallo. Aunque estos problemas pueden ser mitigados con una previsión suficiente a la hora del diseño, el coste en rendimiento, complejidad de la implementación y el tiempo adicional de diseño con frecuencia imposibilitan soluciones tan flexibles. La falta de flexibilidad y el alto coste de este tipo de desarrollos sólo las hace viables y justidicadas para aplicaciones de alto volumen de fabricación o extremadamente críticas. Los arrays de puertas programables por campo (field programmable gate array o FPGA) pueden ser usadas para aliviar algunos de los problemas ligados a la implementación customizada. Las FPGAs son dispositivos lógicos que conllevan un significante parecido con los tradicionarles arrays 4

5 de puertas customizados. Existe una gran cantidad de implementaciones de FPGAs algunas de las más populares consiste en un array de bloques de funciones programables de forma arbitraria, con recursos configurables de rutado los cuales se emplean para interconectar dichos bloques. Muchas de las FPGAs más populares son programables en el propio sistema, lo que permite la modificación del funcionamiento del dispositivo mediante una reprogramación relativamente simple. La primera limitación de las FPGAs está relacionada con la redundancia impuesta por la programabilidad del dispositivo. En particular, la densidad de estos dispositivos está sólo ahora alcanzando el nivel necesario para implementar módulos completos de complejidad razonable. Otras dificultades asociadas con estos dispositivos resultan de las restricciones impuestas por la arquitectura, tal como limitaciones en las funciones lógicas que pueden ser implementadas en cada bloque lógico, así como los retrasos de rutado en los arrays. Muchos de estas dificutades pueden ser superadas mediante diseños cuidadosos. Debido al incesante crecimiento de las capacidades en la fabricación de circuitos integrados, la tecnología futura de FPGAs promete mayores densidades y mayores velocidades. Muchas familias de FPGAs se basan en tecnologías de memorias, así que las mejoras en esas áreas deberían impactar en la evolución de las FPGAs. La expansión del uso de las FPGAs en una diversidad mayor de aplicaciones es por tanto muy probable. 5

6 Las FPGAs son muy apropiadas para la implementación de algoritmos de procesamiento digital de la señal de punto fijo. Las ventajas de las FPGAs sobre los DSPs están primeramente relacionadas con la flexibilidad adicional debida a la reconfigurabilidad de la FPGA. No sólo pueden los sistemas de altas prestaciones ser implementados relativamente de forma barata, si no que los diseños y los ciclos de tests pueden ser completados rápidamente debido a la eliminación de los retrasos debidos a la fabricación de los circuitos. Las ventajas de los DSPs sobre las FPGAs están relacionadas con la densidad y las restricciones de rutado impuestas por las arquitecturas FPGAs. De forma particular, el número de puertas lógicas que pueden ser implementados en un único dispositivo, y por tanto el número de unidades aritméticas, está todavía limitado y el rutado entre modulos impone limitaciones críticas en cuanto a los retrasos. Debido a estas restricciones propias de las FPGAs, la implementación de algoritmos de filtrado digital a travás de este medio debe centrarse incialmente en estructuras eficientes que posean baja complejidad. El diseño de algoritmos de filtrado digital e implementaciones FPGAs apropiadas son necesarios para aprovechar todas las ventajas de esas capacidades. Ahora trataremos de describir brevemente el fundamento de la técnica de Aritmética Distribuida (DA) para la implementación de sumas ponderadas para la computación de productos que son la base de los filtros y de otros 6

7 procesadores digitales de la señal usuales. Esta técnica es la que ha convertido a las FPGAs en una solución viable para este tipo de diseños. Además, trataremos de dar una visión aproximada de la familia de FPGAs de Xilinx cuya arquitectura de puertas provee de una buena plataforma para las operaciones que se realizan con la técnica DA (de hecho, superior a otros tipos de FPGAs existentes). En efecto, la elección de la familia de FPGA marca la realizabilidad o no de este tipo de sistemas (filtros digitales) mediante DA. La aritmética distribuida La DA es una algorítmica computacional que permite la implementación eficiente de sumas ponderadas de productos, también denominados productos tipo dot, que define la importancia de las operaciones de procesamiento de la señal tales como filtros, transformadores de frecuencia y redes neuronales. El producto dot es una operación intensiva en cálculo cuya velocidad es limitada por el circuito multiplicador. El array paralelo multiplicador que se encuentra en todos los chips DSP y en los microprocesadores de cuarta generación consume muchas puertas y es inapropiado incluso para las FPGAs más grandes, ya que el área de silicio que consumiría resulta excesivo. Sin embargo, para sistemas lineales e invariantes en el tiempo (los cuales corresponden a los sistemas que hemos mencionado, entre ellos los filtros) donde un factor de cada uno de los términos del producto es una constante, el multiplicador puede ser reemplazado por circuitos más económicos de escalar y añadir. Esto es una reminiscencia de la programación de la multiplicación como una secuencia de desplazamientos y sumas una aproximación serie que requiere menos puertas pero que opera a velocidades inferiores. Por tanto, podemos decir 7

8 que el DA es un procesado computacional serie bit a bit, sin embargo, ofreciendo velocidades próximas a aquellas de los arrays multiplicadores completos que tanto área consumen. La implementación del producto dot en FPGAs se detalla con más profundidad en [1] y algunos aspectos que debemos destacar son: - Cada término del producto consiste en una variable (señal) y una constante (coeficiente) ambos en formato binario de punto fijo pero no necesariamente de la misma longitud de palabra. - En vez de computar el producto de un término en base a cada término en sí mismo, los productos parciales de todos los términos son calculados de forma simultánea, y en el tiempo que lleve el cálculo de un único producto parcial. Esto se consigue precalculando todas las posibles salidas de los productos parciales acumulados y almacenándolos en una tabla de búsqueda (lock up table o LUT) que sea direccionada por los bits del multiplicador (variable). Todas las variables de entrada son secuenciadas simultáneamente, en modo bit serie antes de direccionarar la tabla LUT. Cada producto acumulado parcial es escalado de forma binaria y añadido a los productos parciales acumulados. Cuando los bits más significativos de signo direccionan la LUT, su salida es sustraida de los productos parciales acumulados. 8

9 El cálculo del producto dot completo tarda B ciclos de reloj donde B es el número de bits de la variable de entrada, y es independiente del número de variables de entrada. Los bloques funcionales del camino de datos del algoritmo DA son relativamente pocos y cubren un número elevado de aplicaciones. Estos bloques están compuestos de circuitos lógicos estándar los cuales pueden ser escalados para alcanzar requerimientos particulares de rango dinámico y precisión. En lugar de un array multiplicador completo y un acumulador de doble precisión, y un medio para el acceso de las parejas de operandos, se tienen los siguientes circuitos simples: 1. Un conjunto de registros de desplazamiento que pueden ser cargados bit a bit de forma paralela. 2. Una tabla de búsqueda (RAM o PROM) la cuál es direccionada por las salidas serie del conjunto de registros de desplazamiento. 3. En sumador/restador de precisión simple con un registro acumulador. Los contenidos del registro son escalados por ½ antes de añadir la 9

10 salida procedente del LUT. Como el proceso se repite con productos parciales de un orden cada vez mayor, el bit descartado en el proceso de escalado es pasado a un registro de desplazamiento auxiliar y, por tanto, reteniendo el resultado de precisión doble. La substracción ocurre en el acceso final a la LUT por el multiplicador de los bits de signo. Todas estas funciones son recogidas en un bloque acumulador y de escalado. El paso básico DA impera sobre un amplio rango de aplicaciones. De esa forma con un conjunto de bloques fijo la respuesta en frecuencia de un filtro digital implementado en una FPGA puede ser cambiada simplemente cambiando los contenidos de la LUT. De forma similar, los controles del camino de datos son muy simples y permaneces fijados para muchas aplicaciones. La FPGA de Xilinx Entre los distintos fabricantes de FPGAs Xilinx fue el primero en usar las tablas de búsqueda para construir lógica de usuario. Estas tablas de verdad lógicas son incrustradas en bloques lógicos configurables (configurable logic blocks o CLBs) que también incluyen una pareja de flips flops tipo D y circuitos para control y activación del reloj. La base literal del CLB es un SRAM (RAM estática) que almacena el patrón de bits que define las funciones lógicass del CLB y los caminos ligados a 10

11 ellos. Los patrones de bits SRAM son cargados de una forma variada de modos de configuración, y, como con cualquier RAM, puede ser recargado o escrito un número de veces ilimitado. De esa forma un diseño puede ser corregido o modificado a través de configuraciones programadas con ningún cambio en el hardware. Los datos de configuración pueden ser cargados desde un ordenador servidor o pueden ser transferidos desde una memoria PROM local de forma automática con el encendido del dispositivo. La familia Xilinx XC4000 presenta una matrix bidimensional de elementos CLB interconectados con recursos de rutado jerárquico todos colocados dentro de un perímetro de bloques de entrada salida programables (IOBs o input-output blocks). El IOB tiene un puerto triestado que puede ser configurado dinámicamente para funcionar tanto como una fuente o como un sumidero con registros internos de captura de datos de entrada, o de salida de datos síncronos estables en la entrega. El miembro de la familia más pequeño (XC4002) tiene una matriz CLB 8x8 y 64 IOBs mientras que el dispositivo mayor (XC4025) tiene una matriz CLB 32x32 y 256 IOBs. La familia XC4000 de Xilinx es soportada por un amplio rango de herramientas de diseño desarrolladas por Xilinx y proveedores tales como Synopsys. La entrada de diseño puede ser via captura de esquemáticos de un diagrama lógico usando cualquiera de las 11

12 herramientas estándar de la industria tales como Viewdraw. Tras la entrada vía esquemático o mediante ecuaciones el diseño y de forma automática convertido en el formato Xilinx Netlist. Luego, el sorftware XACT de Xilinx particiona el diseño en bloques lógicos, para posteriormente encontrar una posición pseudo-óptima para cada bloque. Y, finalmente, seleccionar el rutado de interconexión. Todos estas rutinas de particionado, búsqueda de posición e interconexión corren de forma automática, pero el diseñador puede intervenir estableciendo restricciones específicas o editando partes críticas del diseño. El diseño completo es documentado de forma automática en un fichero de datos básicos de configuración. Como estos productos FPGA ya están maduros, una librería de macros diseñados de forma óptima y provados han sido desarrollados para facilitar las tareas del diseñador. De esa forma podemos encontrar contadores, registros de desplazamiento, sumadores paralelo y acumuladores, memorias RAM, FIFOs, etc, que pueden ser compiladas o escaladas a las dimensiones deseadas para satisfacer los requerimientos. Los circuitos DA pueden ser configurados ampliamente usando bloques o macros existentes ya en esas librerías de diseño. Estos bloques están siendo ahora ensamblados en macros de procesamiento de señal de un orden superior tales como el filtro FIR de 8 entradas que vamos a describir en la sección próxima. 12

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14 El filtro FIR de aritmética distribuida El filtro FIR se puede realizar mediante una aplicación simple de la técnica DA. En el filtro FIR de N entradas de la figura, las variables de entrada son las salidas de las etapas intermedias, por ejemplo, de las muestras de entrada retrasadas. Por tanto una vez la muestra de entrada es convertida de paralelo a la forma serie una cadena de registros serie de desplazamiento posibilita los retrasos y el direccionamiento de la LUT. El circuito DA resultante 14

15 se muestra en la figura. Durante cada periodo de muestreo de la entrada hay al menos B periodos del reloj de desplazamiento. La memoria se convierte de forma rápida en un factor limitante en los diseños de filtros FIR con técnicas DA. Un filtro de orden 20 por ejemplo requiere 2exp(20) palabras. Afortunadamente una reducción significativa de memoria puede ser conseguida para los filtros tipo FIR. El número de direcciones puede ser dividido por dos sumando primero las salidas serie de los pares simétricos. El tamaño de memoria resultante es de 2exp(10) que representa una reducción de 1000 a 1. Esto es alcanzado con un coste de 10 sumadores serie completos y un reloj de desplazamiento adicional para procesar el overflow del sumador serie. El diseño del filtro FIR de 8 entradas se mapea de forma sencilla en la tabla LUT de 16 palabras del Xilinx CLB. 15

16 Otras alternativas para la implementación de filtros digitales. El módulo MAC (unidad multiplicadora-acumuladora). Varios autores ([2],[3],[4] y [5]) han identificado la operación de multiplicación-acumulación (MAC) como el núcleo de varios algoritmos de procesado de señales digitales. La realización de ese módulo puede realizarse de diversas formas. Una de ellas se centra en realizar la multiplicación usando una aproximación vectorial y suma usando métodos de acarraeo, como el del método DA. La estructura de una unidad MAC se puede observar en la figura. Implementación del multiplicador. El multiplicador combinacional emplea un bloque CLB por cada producto parcial de bit. Una puerta AND de dos entradas genera cada producto parcial, pero circuitería adicional es requerida para ser añadida junto a todos los productos parciales de igual peso. La estructura de la 16

17 celda básica se muestra en la figura. Cada celda es configurada como un sumador completo. Este sumador completo acepta una suma y un acarreo desde una operación previa de igual peso, y el AND lógico de las entradas xi y ai. La suma y el acarreo generados por el sumador son enviados a los bloques CLB de peso apropiado. Filtros FIR Estructura del filtro y filtros de altas prestaciones en FPGAs. La función de transferencia de un filtro FIR de orden N viene dada por: H ( z) = a o + a 1 1 z a z ( N 1) N 1 Esta función puede ser implementada de distintas formas, tales como la forma canónica o la forma invertida. La forma invertida se ha demostrado que es muy apropiada para alcanzar altas tasas de muestreo incluso para filtros de orden elevado. Esto es posible porque la velocidad de salida no depende fuertemente del número 17

18 de constantes debido a la yuxtaposición extensiva. El hecho de que los multiplicadores ocupan un gran área, sin embargo, puede hacer casi impracticable la realización de filtros de orden superior. También se ha demostrado en [6] que una filtro FIR de altas prestaciones con un número importante de constantes puede implementarse en un FPGA aproximando los coeficientes del filtro a una suma o diferencia de dos términos potencia de dos. La implementación de filtros digitales puede ser simplificada usando sólo un número limitado de términos potencia de 2 de forma que sólo un pequeño número de operaciones de suma y desplazamiento son requeridos. Diversos métodos han sido propuestos para minimizar el deterioro de la respuesta en frecuencia del filtro debido a estas restricciones. Tales técnicas de optimización de coeficientes hacen el rendimiento suficiente para la mayoría de las aplicaciones prácticas. Filtros de prestaciones moderadas en FPGAs. Cuando el tamaño del chip es una limitación, los recursos aritméticos necesitan ser compartidos a expensas de la velocidad. Una estructura apropiada para compartir los recursos aritméticos es la mostrada en la figura. Esta está formada por un multiplicador-acumulador (MAC) con dos multiplicadores y un árbol de sumas. Las entradas y los coeficientes correspondientes del filtro están alimentando a la unidad MAC. Con la 18

19 inserción de registros tipo control de flujo la velocidad del reloj se incrementa. El retraso en el multiplicador es mayor que en el sumador y por tanto la frecuencia de reloj es dependiente del retraso en el multiplicador. FILTROS IIR La implementación mostrada con unidades MAC indica que las FPGAs más grandes pueden fácilmente soportar un filtro de segundo orden IIR de propósito general con tamaños razonables de palabra con frecuencias de muestreo que van desde moderadas a altas. Diseños que pueden explotar la reconfigurabilidad de las FPGAs pueden ser utilizadas para alcanzar incluso mayores velocidades y densidades. Estructuras de filtros IIR La función de transferencia de un filtro de orden N está dado por: 19

20 H b + b z b 1 ( N 1) 0 1 N 1 ( z) = 1 2 ( N 1) 1 a1z a2z... an 1z z Algunas de las realizaciones posibles son las formas directa I y directa II. Implementaciones de filtros IIR generales en FPGAs. Los filtros IIR de segundo orden con multiplicadores de propósito general, los cuales pueden tomar los coeficientes como entradas desde fuera del chip, pueden ser utilizados como bloques constitutivos para las realizaciones en cascada o en paralelo de filtros IIR de orden superior. El primer término en el denominador de la función de transferencia puede ser escalado de acuerdo al número de bits en los coeficientes para la implementación en punto fijo. Esto implica que un módulo de escalado es necesario antes del registro pipeline entre las secciones AR y MA mostradas en la figura. Este divisor puede ser implementado con un desplazador sin un incremento considerable de área ni de retraso imponiendo como restricción que este coeficiente sea igual al número potencia de dos durante la optimización de los coeficientes cuantizados. 20

21 Implementación de filtros IIR dedicados en FPGAs. Las secciones IIR dedicadas tienen coeficientes implementados vía hardware que son programados cuando la FPGA es configurada. En las multiplicaciones binarias, cada multiplicación parcial es una versión desplazada del multiplicando si el bit multiplicador correspondiente es un uno, y cero si el correspondiente bit es un cero. Este término cero no necesita ser calculado y una fila de sumadores puede ser eliminada en el correspondiente array multiplicador, de forma que mayores densidades puedan ser alcanzadas. BIBLIOGRAFÍA [1] While, S.A. Applications of Distributed Arithmetic to Digital Signal Processing. A Tutorial Review. IEEE ASSP Magazine July 1989 [2] P. R. Cappello, editor. VLSI Signal Processing. IEEE Press, [3] S. Y. Kung. VLSI Array Processors. Prentice-Hall, [4] S. Y. Kung, R. E. Owen, and J. G. Nash, editors. VLSI Signal Processing II. IEEE Press, [5] S. Y. Kung, H. J. Whitehouse, and T. Kailath, editors. VLSI and Modern Signal Processing. Prentice-Hall, Inc., [6] J. B. Evans. An efficient FIR filter architecture. In IEEE Int. Symp. Circuits and Syst., pages , May