UBI. Exámen. >> Contents UBI. Integration: Able to implement a whole design onto a single chip. Cost: Are usually low-cost devices (a few $ each);

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1 MSP430 Teaching Materials Contents Parte 2B Arquitectura del MSP430 Texas Instruments Incorporated University of Beira Interior (PT) Arquitectura del MSP430: Principales características Topología de la Arquitectura Espacio de direcciones Tabla del vector de interrupciones Unidad Central de Procesamiento (MSP430 CPU) CPU) Modos de Direccionamineto Conjunto de Instrucciones Pedro Dinis Gaspar, António Espírito Santo, Bruno Ribeiro, Humberto Santos University of Beira Interior, Electromechanical Engineering Department Exámen 2 Introduction Microcontroller characteristics Una descripción comprensiva de la arquitectura del MSP430A es: Características principales; Arquitectura del dispositivo; Espacio de direcciones; Tabla del vector de interrupciones; Unidad Central de Procesamiento (MSP430 CPU y MSP430X CPU); 7 modos de direccionamiento y el conjunto de instrucciones consta de: 27 instrucciones base; 24 instrucciones emuladas. 3 Integration: Able to implement a whole design onto a single chip. Cost: Are usually low-cost devices (a few $ each); Clock frequency: Compared with other devices (microprocessors and DSPs), MCUs use a low clock frequency: MCUs today run up to 100 MHz/100 MIPS (Million Instructions Per Second). Power consumption: Low power (battery operation); Bits: 4 bits (older devices) to 32 bits devices; Memory: Limited available memory, usually less than 1 MByte; Input/Output (I/O): Low to high (8 to 150) pin-out count. 4 MSP430 main characteristics (1/3) MSP430 main characteristics (2/3) Low power consumption: 0.1 µa for RAM data retention; 0.8 µa for real-time clock mode operation; 250 µa/mips during active operation. Low operation voltage (from 1.8 V to 3.6 V); < 1 µs clock start-up; < 50 na port leakage; Zero-power Brown-Out Reset (BOR). On-chip analogue features: 10/12/16-bit Analogue-to-Digital Converter (ADC); 12-bit dual Digital-to-Analogue Converter (DAC); Comparator-gated timers; Operational Amplifiers (Op Amps); Supply Voltage Supervisor (SVS). 16 bit RISC CPU: Compact core design reduces power consumption and cost; 16-bit data bus; 27 core instructions; 7 addressing modes; Extensive vectored-interrupt capability

2 MSP430 main characteristics (3/3) MSP430 Architecture Flexibility: Up to 256 kbyte Flash; Up to 100 pins; USART, I2C, Timers; LCD driver; Embedded emulation; And many more peripherals modules Block diagram: Microcontroller performance: Instruction processing on either bits, bytes or words Reduced instructions set; Compiler efficient; Wide range of peripherals; Flexible clock system. 7 8 Espacio de Direccionamiento Mapeado en un solo contiguo espacio de direcciones: Toda la memoria incluida la RAM, Flash/ROM, memoria de información, registro de funciones especiales y registro de periféricos. Mapa de Memoria: Memory Address Description Access Start *: 0FFFFh 0FFE0h 0FFDFh 0F800h 01100h Interrupt Vector Table Flash/ROM Tabla del Vector de Interrupciones Esta mapeado al final del espacio de memoria (las 16 words superiores de Flash/ROM): 0FFE0h - 0FFFEh (4xx devices); La prioridad de la interrupción se incrementa con su dirección. MSP430G FFh End *: 0107Fh Information Memory 01000h (Flash devices only) 0FFFh Boot Memory 0C00h (Flash devices only) End *: 09FFh 027Fh 0200h 01FFh 0100h 00FFh 0010h 000Fh 0000h RAM 16-bit Peripheral modules 8-bit Peripheral modules Special Function Registers Word Byte Byte 9 10 Unidad Central de Procesamiento (MSP430 CPU) (1/7) RISC (Reduced Instructions Set Computing) architecture: Las instrucciones básicas se reducen a (conjunto corto): 27 instrucciones físicas; 24 instrucciones emuladas. Con esto se suministra una decodificación simple y rápida. Interconectar y comparte el bus de direcciones de memoria común (MAB) y el bus de memoria de datos (MDB) arquitectura Von Neumann Hace uso de una sola estructura para el conjunto de datos e instrucciones. La separación de la unidad de procesamiento y almacenamiento es implícita; Las instrucciones se tratan como datos (programable). 11 Unidad Central de Procesamiento (MSP430 CPU) (2/7) RISC (Reduced Instructions Set Computing) type architecture: Usa un contenedor pipeline de 3 etapas Decodificación de instrucciones; ALU de 16 bit; 4 registros dedicados al usuario; 12 registros de trabajo. Bus de direcciones de 16 bits, con lo cual puede direccionar 65 kb (incluyendo RAM + Flash + Registers); Arithmetic Logic Unit (ALU): Operaciones de suma, restar, comparación y logicos (AND, OR, XOR); Las operaciones puden afectar el overflow, cero, negativo, y la bandera de acarreo del SR (Status Register). 12 2

3 Unidad Central de Procesamiento (MSP430 CPU) (3/7) CPU) (4/7) Incorpora dieciseis registros de 16-bit: 4 registros (R0, R1, R2 y R3) tienen funciones dedicadas; 12 registros de trabajo (R4 a R15) para uso general. R0: Program Counter (PC): Apunta a la siguiente instrucción a ser leída desde la memoria y ejecutado por la CPU. R1: Stack Pointer (SP): 1st: stack es usada por el usuario para almacenar datos para un uso posterior (instrucciones: almacenado por PUSH, retirado por POP); 2nd: stack puede ser utilizado por el usuario o por el compilador para los parámetros de subrutinas (PUSH, POP en llamar a la rutina; direccionado a través de cálculo de la compensación en el puntero de pila (SP) en la subrutina llamada); R1: Stack Pointer (SP) (continuación): 3rd: utilizado por las llamadas a subrutinas para almacenar el valor del program counter para el retorno al final subrutina(ret); 4th: usado por el sistema de interrupción, almacena primero el valor actual del PC, entonces el contenido del status register (en lo alto del stack). Cuando se retorna de la interrupción (RETI), el sistema toma el mismo estado tal y como estaba antes de que se ejecutara la interrupción (siempre y cuando ninguno de ellos haya cambiado el valor en TOS) CPU) (5/7) CPU) (6/7) R2: Status Register (SR): Almacena los bits de estado y control; Banderas de sistema son cambiados por el CPU; Reservados bits se utilizan para apoyar el generador constante Bit Reserved for CG1 V SCG1 SCG0 OSCOFF CPUOFF GIE N Z C Description 8 V Overflow bit. V = 1 Result of an arithmetic operation overflows the signed-variable range. 7 SCG1 System clock generator 0. SCG1 = 1 DCO generator is turned off if not used for MCLK or SMCLK 6 SCG0 System clock generator 1. SCG0 = 1 FLL+ loop control is turned off 5 OSCOFF Oscillator Off. OSCOFF = 1 turns off LFXT1 when it is not used for MCLK or SMCLK 4 CPUOFF CPU off. CPUOFF = 1 disable CPU core. 3 GIE General interrupt enable. GIE = 1 enables maskable interrupts. 2 N Negative flag. N = 1 result of a byte or word operation is negative. 1 Z Zero flag. Z = 1 result of a byte or word operation is 0. 0 C Carry flag. C = 1 result of a byte or word operation produced a carry. R2/R3: Constant Generator Registers (CG1/CG2): Dependiendo del valor del direccionamiento source-register (As), seis constantes se pueden generar sin palabra clave o código de acceso a la memoria para recuperarlos. Esta es una característica muy poderosa que permite la ejecución de instrucciones emuladas, por ejemplo, en lugar de implementar una instrucción de núcleo para un incremento que se utiliza el generador de constante. Register As Constant Remarks R Register mode R2 01 (0) Absolute mode R h +4, bit processing R h +8, bit processing R h 0, word processing R h +1 R h +2, bit processing R3 11 0FFFFh -1, word processing 15 Copyright Texas Instruments 16 CPU) (7/7) X CPU) (1/10) R4 - R15: General Purpose Registers: Estos registros de propósito general son adecuados para almacenar registros de datos, punteros de direcciones, o valores de índice y se puede acceder con instrucciones de byte o palabra. Principales características de la arquitectura del MSP430X CPU: El CPU MSP430X extiende la capacidad de direccionamiento de la familia MSP430 de 64 kb a 1 MB; Para lograr esto, algunos cambios se han hecho para los modos de direccionamiento y dos nuevos tipos de instrucciones se han añadido; Un tipo de instrucciones permite el acceso al espacio de direcciones, y el otro está diseñado para cálculos de dirección; El bus de CPU dirección MSP430X tiene 20 bits, aunque el bus de datos aún tiene 16 bits. Accesos de memoria con datos de 8-bits, 16-bits y 20 bits son compatibles; A pesar de estos cambios, la CPU MSP430X sigue siendo compatible con la CPU MSP430, que tiene un número similar de registros. Copyright Texas Instruments

4 CPU) (2/10) Organización del CPU MSP430X: Aunque la estructura del CPU MSP430X es similar al MSP430, hay algunas diferencias; Con excepción del status register SR, todos los registros del MSP430X son de 20 bits; El CPU puede ahora procesar datos de 20-bit o 16-bit. CPU) (3/10) El CPU MSP430X CPU tiene 16 registros, algunos de los cuales tienen uso especial: R0 (PC) Program Counter: Tiene las mismas funciones que el CPU MSP430, aunque ahora el tiene 20 bits. R1 (SP) Stack Pointer: Tiene las mismas funciones que el CPU MSP430, aunque ahora el tiene 20 bits. R2 (SR) Status Register: Tiene las mismas funciones que el CPU MSP430 but it still has 16 bits CPU) (4/10) CPU) (5/10) R2 (SR) Status Register: Descripción de los bits: R2 (SR/CG1) and R3 (CG2) Constant Generators: Los registros de R2 y R3 se puede utilizar para generar seis diferentes constantes comúnmente utilizados en la programación, sin que se añada una palabra de 16-bit a la instrucción; Las constantes son fijas y se seleccionan por los bits (As) de la instrucción. (As) selecciona el modo de direccionamiento CPU) (6/10) CPU) (7/10) R2 (SR/CG1) and R3 (CG2) Constant Generators: Siempre que el operando es una de las seis constantes, los registros se seleccionan de forma automática; Por lo cual, cuando se utiliza en modo constante, los registros R2 y R3 no pueden ser usados como fuente Manipulando un dato de byte (8 bits) se usa el sufijo.b: Tienen la misma función que en la CPU MSP430, a pesar de que ahora tiene 20 bits; Esos registros pueden procesar datos de 8-bit, 16-bit o 20- bit; Si un byte se escribe en uno de estos registros se ocupan los bits 7:0 bits, los bits de 19:8 se rellenan con ceros. Si se escribe una palabra se ocupan los bits 15:0 bits, los bits 19:16 se rellenan con ceros

5 CPU) (8/10) CPU) (9/10) Manipulando un dato de palabra (16 bits) se usa el sufijo.w: Manipulando una dirección 20-bit usando el sufijo.a: Modos de Direccionamiento 7 modos de direccionamiento para el operando fuente : 27 instrucciones básicas; Instruction set 24 instrucciones emuladas; El conjunto de instrucciones es ortogonal; 4 modos de direccionamiento para el operando destino: Register mode; Indexed mode; Symbolic mode; Absolute mode. Para el operando destino, se pueden emular dos modos de direccionamiento. 27 Las instrucciones básicas tienen códigos de operación únicas decodificadas por la CPU, mientras que los más emulados necesita ensambladores y compiladores para su mnemónico; Hay tres formatos de instrucción básica: Double operand; Single operand; Program flow control - Jump. 28 Quiz (1/7) Quiz (2/7) 1. The number and types of instructions used by the MSP430 CPU are: (a) 27 core instructions; (b) 20 core instructions and 14 emulated ones; (c) 27 core instructions and 24 emulated ones; (d) 24 core instructions. 2. The MSP430 RISC type CPU is: (a) Based on a reduced instruction set; (b) Based on pure pattern matching and absence of instructions; (c) Based on a complex instruction set; (d) A CPU without peripherals connections. 3. The von Neumann architecture used for the MSP430: (a) Has the data storage entirely contained within the data processing unit; (b) Has physically separate storage and signal pathways for instructions and data; (c) Has a separate bus just for peripherals; (d) Has program, data memory and peripherals all sharing a common bus structure

6 Quiz (3/7) Quiz (4/7) 4. The ALU in the MSP430 CPU handles: (a) Addition, subtraction, multiplication and division operations; (b) Addition, subtraction, comparison and logical (AND, OR, XOR) operations; (c) Addition, subtraction, multiplication and comparison operations; (d) Addition, subtraction, multiplication and logical (AND, OR, XOR) operations. 5. The MSP430 CPU incorporates: (a) 14 registers (2 for dedicated functions and 12 for work); (b) 16 registers (6 for dedicated functions and 10 for work); (c) 18 registers (4 for dedicated functions and 14 for work); (d) 16 registers (4 for dedicated functions and 12 for work). 6. The Program Counter (PC): (a) Stores the return addresses of subroutine calls and interrupts; (b) Points to the next instruction to be read from memory and executed by CPU; (c) Stores state and control bits; (d) Points to the next instruction to be written in memory Quiz (5/7) Quiz (6/7) 7. The result of the Status Register SR = 0x0104 indicates: (a) Arithmetic operation result overflows the signed-variable range and produced a carry; (b) Arithmetic operation result overflows the signed-variable range which result is negative, when maskable interrupts are enabled; (c) Arithmetic operation result is negative and produced a carry; (d) CPU is disabled and the maskable interrupts are enabled. 8. The MSP430 Status Register (SR) bit: (a) V is set when the result of a byte or word operation overflows; (b) Z is set when the result of a byte or word operation is zero; (c) all of the above; (d) none of the above. 9. The MSP430 supports on two-address-instructions: (a) Seven addressing modes for the source operand and three addressing modes for the destination operand; (b) Six addressing modes for the source operand and four addressing modes for the destination operand; (c) Seven addressing modes for the source operand and four addressing modes for the destination operand; (d) Six addressing modes for the source operand and three addressing modes for the destination operand Quiz (7/7) Answers 1. (c) 27 core instructions and 24 emulated instructions. 2. (a) Based on a reduced instruction set. 3. (d) has program, data memory and peripherals all sharing a common bus structure. 4. (b) Addition, subtraction, comparison and logical (OR, AND, XOR) operations. 5. (d) 16 registers (4: dedicated functions and 12 working). 6. (b) Points to the next instruction to be read from memory and executed by the CPU. 7. (b) Arithmetic operation result overflows the signedvariable range when result is negative, when maskable interrupts are enabled. 8. (c) all of the above. 9. (c) Seven for the source operand and four addressing modes for the destination operand. 35 6