TARJETA DE DESARROLLO CPLD

Transcripción

1 TARJETA DE DESARROLLO CPLD XC9572xl Serie 1 Características CPLD XC9572 xl vq64. o VQFP - 64 pines. o 52 pines I/O de usuario. o 5ns de retardo entre pines. o Frecuencia hasta 178MHz. o 72 macroceldas. o 1,600 compuertas lógicas. o Baja potencia de operación. o Pines I/O tolerantes a señales de 5V, 3.3V y 2.5V. o Capacidad de salida de 3.3V o 2.5V. o ISP (In System Programmable). o Más de 90 términos producto por macrocelda. o Full IEEE Standard B.S. (JTAG) Cuatro puertos I/O doble hilera de 20 pines para cable ribbon. Dos display siete segmentos ánodo común. Cuatro pulsadores para señales de entrada. Dip switch de 8 bits para señales de entrada. Operación a 3.3V. Voltaje de alimentación 5-12V. Cable de programación JTAG para puerto paralelo. Software de escritura y verificación. Analizador Lógico en software a través del puerto JTAG. Requerimientos Sistema operativo Windows 98/XP/2000. Driver para puerto paralelo GiveIO o similar. Adaptador de alimentación 5-12 Voltios plug hembra centro positivo.

2 TARJETA DE DESARROLLO CPLD XC9572xl Serie 1 1. Descripción general: En el siguiente diagrama de bloques se describe los componentes de la tarjeta de desarrollo para el CPLD XC9572xl de Xilinx, dentro de la cual se incluyen elementos dispuestos a permitir al usuario conocer completamente el comportamiento y las funcionalidades del CPLD ya mencionado. La tarjeta se compone básicamente de un bloque de entradas configurables por el usuario y un bloque de salida conformado por dos displays siete segmentos; ambos puertos son conectados a un bloque general de entrada/salida dentro del cual se incluyen todos los demás pines libres del CPLD. 7 Segmentos JTAG CPLD Puertos I/O Entradas de Usuario Diagrama de Bloques

3 Vista frontal y ubicación de componentes: JTAG 7 Segmentos Puertos I/O Pulsadores Potencia Dip Switch Puertos I/O: J3 P2 P1 P19 P20 P1 P2 P19 P20 J4 J2 P20 P19 P2 P1 P1 P2 P20 P19 J1

4 2. Componentes: Entradas de Usuario (Pulsadores y Dip Switch): Dentro de la tarjeta de desarrollo se incluye un componente específico compuesto por cuatro pulsadores y un dip switch de 8 bit`s, con el fin de dar al usuario la posibilidad de realizar cualquier tipo de entrada del circuito a implementar en el CPLD. Estas señales son igualmente conectadas a los puertos de entrada/salida de la tarjeta con el fin de ampliar la capacidad de la misma al permitir enviar estas señales a un circuito diferente externo. 7 Segmentos: Como bloque de salida se incluyen dos display`s siete segmentos con ánodo común independiente para cada display. Por otra parte, los cátodos de los led`s de cada segmento de ambos display`s son comunes entre si, con el fin de permitir la manipulación de estos por multiplexación. Las señales de control de los display`s son en todos los casos negadas, es decir, un segmento prenderá en el momento en que la señal que selecciona el display a utilizar (7S1 o 7S2 en el listado total de señales incluido más adelante) se encuentre en cero lógico, al igual que la señal que controla el segmento propiamente (SA, SB, SC, SD, SE, SF, SG, DP). Puertos I/O: El CPLD XC9572xl incluye un total de 52 pines libres de entrada/salida, los cuales son conectados en su totalidad a los puertos J1, J2, J3 y J4, permitiendo al usuario manipular completamente el dispositivo a su acomodo. Estos puertos de entrada/salida incluyen las señales de los pulsadores, dip switch y siete segmentos, con las debidas protecciones con el fin de evitar cortos en caso en que los puertos sean utilizados por algún circuito externo a la tarjeta. Puerto de programación JTAG: La programación de la tarjeta se realiza a través del puerto JTAG del CPLD conectado al puerto paralelo de un PC mediante el cable incluido con la tarjeta. Los pines del puerto JTAG se incluyen igualmente en los puertos de entrada/salida ya mencionados. Potencia: La tarjeta se alimenta con una fuente DC de 5 12V a través del plug ya instalado cuyo centro debe ser el positivo de la fuente y el exterior la tierra de la misma.

5 3. Señales del CPLD y pines de conexión: Dip Switch Pulsadores 7 Segmentos Pin Señal Descripción Puls Señal Descripción Pin Señal Descripción SW1 I/O14 Switch 1 PB1 I/O24 Pulsador 1 SA I/O43 Segmento A SW2 I/O12 Switch 2 PB2 I/O22 Pulsador 2 SB I/O41 Segmento B SW3 I/O10 Switch 3 PB3 I/O20 Pulsador 3 SC I/O47 Segmento C SW4 I/O8 Switch 4 PB4 I/O18 Pulsador 4 SD I/O48 Segmento D SW5 I/O6 Switch 5 SE I/O51 Segmento E SW6 I/O4 Switch 6 SF I/O52 Segmento F SW7 I/O2 Switch 7 SG I/O50 Segmento G SW8 I/O1 Switch 8 DP I/O44 Punto 7S1 I/O37 7 Segmentos 1 7S2 I/O39 7 Segmentos 2 CPLD CPLD CPLD Pin Señal Descripción Pin Señal Descripción Pin Señal Descripción 1 I/O1 I/O Programable 23 I/O20 I/O Programable 44 I/O35 I/O Programable 2 I/O2 I/O Programable 24 I/O21 I/O Programable 45 I/O36 I/O Programable 4 I/O3 I/O Programable 25 I/O22 I/O Programable 46 I/O37 I/O Programable 5 I/O4 I/O Programable 27 I/O23 I/O Programable 47 I/O38 I/O Programable 6 I/O5 I/O Programable 28 TDI JTAG 48 I/O39 I/O Programable 7 I/O6 I/O Programable 29 TMS JTAG 49 I/O40 I/O Programable 8 I/O7 I/O Programable 30 TCK JTAG 50 I/O41 I/O Programable 9 I/O8 I/O Programable 31 I/O24 I/O Programable 51 I/O42 I/O Programable 10 I/O9 I/O Programable 32 I/O25 I/O Programable 52 I/O43 I/O Programable 11 I/O10 I/O Programable 33 I/O26 I/O Programable 56 I/O44 I/O Programable 12 I/O11 I/O Programable 34 I/O27 I/O Programable 57 I/O45 I/O Programable 13 I/O12 I/O Programable 35 I/O28 I/O Programable 58 I/O46 I/O Programable 15 I/O13 I/O Programable 36 I/O29 I/O Programable 59 I/O47 I/O Programable 16 I/O14 I/O Programable 38 I/O30 I/O Programable 60 I/O48 I/O Programable 17 I/O15 I/O Programable 39 I/O31 I/O Programable 61 I/O49 I/O Programable 18 I/O16 I/O Programable 40 I/O32 I/O Programable 62 I/O50 I/O Programable 19 I/O17 I/O Programable 42 I/O33 I/O Programable 63 I/O51 I/O Programable 20 I/O18 I/O Programable 43 I/O34 I/O Programable 64 I/O52 I/O Programable 22 I/O19 I/O Programable

6 J1 J2 J3 Pin Señal Descripción Pin Señal Descripción Pin Señal Descripción 1 na Circuito Abierto 1 VCC 3,3V 1 VCC 3,3V 2 na Circuito Abierto 2 GND 0V 2 GND 0V 3 I/O2 I/O Programable 3 VCC 3,3V 3 VCC 3,3V 4 I/O1 I/O Programable 4 GND 0V 4 GND 0V 5 I/O4 I/O Programable 5 I/O16 I/O Programable 5 I/O27 I/O Programable 6 I/O3 I/O Programable 6 I/O15 I/O Programable 6 I/O26 I/O Programable 7 I/O6 I/O Programable 7 I/O18 I/O Programable 7 I/O29 I/O Programable 8 I/O5 I/O Programable 8 I/O17 I/O Programable 8 I/O28 I/O Programable 9 I/O8 I/O Programable 9 I/O20 I/O Programable 9 I/O31 I/O Programable 10 I/O7 I/O Programable 10 I/O19 I/O Programable 10 I/O30 I/O Programable 11 I/O10 I/O Programable 11 I/O22 I/O Programable 11 I/O33 I/O Programable 12 I/O9 I/O Programable 12 I/O21 I/O Programable 12 I/O32 I/O Programable 13 I/O12 I/O Programable 13 na Circuito Abierto 13 I/O35 I/O Programable 14 I/O11 I/O Programable 14 I/O23 I/O Programable 14 I/O34 I/O Programable 15 I/O14 I/O Programable 15 na Circuito Abierto 15 I/O37 I/O Programable 16 I/O13 I/O Programable 16 TDI JTAG 16 I/O36 I/O Programable 17 VCC 3,3V 17 TMS JTAG 17 I/O39 I/O Programable 18 GND 0V 18 TCK JTAG 18 I/O38 I/O Programable 19 VCC 3,3V 19 I/O24 I/O Programable 19 na Circuito Abierto 20 GND 0V 20 I/O25 I/O Programable 20 na Circuito Abierto J4 Pin Señal Descripción 1 na Circuito Abierto 2 na Circuito Abierto 3 I/O41 I/O Programable 4 I/O40 I/O Programable 5 I/O43 I/O Programable 6 I/O42 I/O Programable 7 I/O45 I/O Programable 8 I/O44 I/O Programable 9 I/O47 I/O Programable 10 I/O46 I/O Programable 11 I/O49 I/O Programable 12 I/O48 I/O Programable 13 I/O51 I/O Programable 14 I/O50 I/O Programable 15 na Circuito Abierto 16 I/O52 I/O Programable 17 VCC 3,3V 18 GND 0V 19 VCC 3,3V 20 GND 0V

7 4. Programación (MitouJTAG): Tarjeta de Desarrollo CPLD XC9572xl Como herramienta de programación del CPLD se hace uso del software de libre distribución MitouJTAG, el cual permite manipular cualquier dispositivo que posea un puerto de comunicación JTAG. Pasos a seguir: 1. Inicialmente se debe instalar en el PC un driver llamado GiveIO, el cual permite manipular libremente el puerto paralelo en sistemas operativos como Windows XP en todas sus versiones donde esta manipulación no es permitida para el usuario. 2. A continuación se debe copiar la carpeta mitoujtag en cualquier lugar dentro del PC. Al interior de esta carpeta se encuentra un archivo ejecutable llamado mitoujtag.exe, el cual inicia el programa sin necesidad de realizar instalación alguna. Al dar doble click sobre este archivo se despliega la siguiente ventana: 3. Luego, es necesario cargar al software todos los archivos BSDL (Boundary- Scan Description Language). Para esto se selecciona la opción Create Device Index del menú File:

8 4. Al dar click en esta opción de despliega la siguiente ventana: En el campo Filename or pathname to append se debe escribir la carpeta donde se encuentra instalado el software ISE de. Una vez hecho esto se debe hacer click en el boton Start, con lo cual se inicia una búsqueda automática de

9 los archivos BSDL. Este procedimiento debe ser realizado únicamente la primera vez que el software MitouJTAG va a ser utilizado. 5. A continuación se debe configurar el cable de programación, para lo cual se debe conectar físicamente la tarjeta tanto a la potencia como al puerto paralelo a través del cable de programación. Acto seguido se debe hacer click en el botón Connect Cable o en la opción Connect del menú Cable: Al hacer esto se despliega la siguiente ventana: En esta ventana se muestran todos los puertos de programación que soporta el software. El puerto a utilizar es el denominado Parallel port (XILINX compatible), el cual se selecciona haciendo click sobre esta opción para luego dar OK. Si no hay ningún problema el software regresará simplemente a la ventana principal sin mostrar ningún cambio. 6. A continuación se debe dar la orden al software para que detecte el dispositivo que se encuentra conectado. Para esto se debe hacer click en el botón Device detect o en la opción Detect del menú Chain:

10 Con la tarjeta debidamente conectada debe aparecer lo siguiente: 7. Luego de realizar la detección automática del dispositivo se debe escoger el empaquetado especifico del chip haciendo click derecho sobre el dispositivo detectado y elegir la opción change device:

11 Se verá la siguiente ventana, donde se debe escoger el empaquetado vq64 como se muestra en la imagen: Una vez hecho esto se completa la configuración del dispositivo en el software, mostrándose la siguiente imagen:

12 8. En este momento el dispositivo está listo para ser programado, para lo cual se hace click derecho sobre el icono del dispositivo escogiendo la opción write dentro del menú program, o seleccionando el botón program device de la barra de herramientas: Aparecerá la siguiente ventana, donde se debe elegir el archivo.jed, generado por la herramienta de síntesis, y click en OK:

13 Aparecerá una barra de progreso de la escritura: Y la correspondiente confirmación:

14 En este momento el dispositivo se encuentra correctamente programado e inicia inmediatamente el funcionamiento del programa cargado. 9. Con el dispositivo debidamente programado se puede hacer ya uso de la herramienta Analizador Lógico incluida en el software. Permite observar el estado de las señales del dispositivo en tiempo real. Para esto inicialmente se debe cargar el archivo UCF (User Constraint File) de definición de los pines del circuito integrado, con click derecho en el icono del dispositivo seleccionando la opción Load Pin Definition: Se debe elegir el archivo.ucf correspondiente al diseño:

15 En este momento haciendo click derecho sobre cada pin del icono del dispositivo aparecerá la información correspondiente, por ejemplo para el pin 62: 10. La inspección de la operación en tiempo real del dispositivo se inicia haciendo click en el botón Sample & capture de la barra de herramientas: Luego click en el botón con la imagen play de la barra de herramientas o en la opción Start free run del menú Tools, se verá el icono del dispositivo de la siguiente manera:

16 Aquí se ve el estado lógico de cada uno de los pines del dispositivo en tiempo real durante el funcionamiento, según la convención que se ve en la parte inferior derecha de la ventana. 11. El analizador lógico se activa seleccionando el botón Logic Analyzer de la barra de herramientas o la opción Simple Logic Analyzer del menú Tools: Hecho esto aparecerá la ventana del Analizador Lógico:

17 Aquí aparecen todos los pines del CPLD incluso los que no se usan dentro del diseño que se le ha cargado. Estas señales pueden ser organizadas, eliminadas o agrupadas al gusto del usuario. Para iniciar la observación de las señales se debe hacer click en el botón JTAG RealTime watch de la barra de herramientas, por ejemplo con las señales previamente organizadas se ve la siguiente ventana:

18 Al iniciar el Analizador Lógico y manipulando las señales de entrada de la tarjeta se observa: Ejemplo de aplicación: El siguiente ejemplo muestra la utilización de los cuatro pulsadores y los dos display`s siete segmentos, mediante una aplicación que toma el número en binario de cuatro bits formado por los pulsadores en su orden y lo muestra en los display`s de forma tal que los números pares se muestran en el primer display de izquierda a derecha y los impares en el siguiente. A continuación se muestra el código en VHDL y su respectivo archivo UCF:

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20 Archivo UCF (User Constraint File), asignación de pines: Tarjeta de Desarrollo CPLD XC9572xl