Solució de l examen Parcial de Disseny de Microprocessadors

Transcripción

1 Solució de l examen Parcial de Disseny de Microprocessadors 8 de desembre de 008 Problema (4 punts) Donades les següent restriccio i dades: Els traistors pull-up P poden tenir com a molt cadenes de traistors P en sèrie i els pull-down N poden tenir com a molt cadenes de traistors N en sèrie (hi poden haver tants traistors en paral lel o cami en paral lel com calgui, però cada camí en sèrie pot tenir com a molt el nombre de traistors indicat). la sortida del circuit hi ha connectada una capacitat de 00 g. Rsp = Rs, τ =, g= 49 i Vdd= V. La funció que es vol calcular és: f ( B ) ( DE F) Es demana: a) Dissenyar un circuit format per portes N-P que realitzi la funció. b) Si la freqüència del circuit és de 50MHz i el rellotge és simètric, quines mides mínimes han de tenir els traistors (totes les mides han de ser potències de (,, 4, 8, 6,,...)? c) aracteritzeu el circuit (apacitat a les entrades, retard intern i retard dependent de la sortida).

2 d) Si la freqüència del circuit és de 40MHz i el rellotge és simètric, quines mides mínimes han de tenir els traistors (totes les mides han de ser potències de (,, 4, 8, 6,,...)? T cicle 0 6 f 50 0 Tcicle 0 Tsemiperíode ' ' ' semiperíode 8' T avaluació amí crític (més llarg) quan la porta o bé la porta condueixe més un del cami en sèrie del pull-up de la porta. El cas pitjor (més resistència) per les portes i són traistors n en sèrie (Per exemple,,b,φ). això si ha de sumar el retard dels traistors p en sèrie de la porta. as =, B=, =0, D=0, E=0, F=0, Φ= (etapa avaluació) R p Rs g Rs g R out Rsp 00g 4Rs 00g 400 T total T porta T porta larament el temps està per sobre el límit de 8 τ. aldrà doncs reduir la resistència de la porta per un factor de 49 (40/8 ), com a mínim. Per tant, el factor escollit és de 64 (el primer múltiple de després del 49). om que de retruc estem augmentant la capacitat d entrada dels traistors p, també estem augmentant el retard de les portes i. Per tant, els traistors p de la porta tindran de mides (:64). Si fem això, també estem modificant la capacitat a l entrada dels traistors p que serà de 64g amb les noves mides. 4 R out Rsp 00g Rs 00g 6' ixò em deixa 08τ per les portes i. R p Rs 64g Rs 64g 9 En aquest cas, hem de passar de 9τ a 08τ, per tant cal reduir la resistència per un factor de 9 com a mínim. En aquest cas escollirem 8 per ser la potència de més propera. ixò vol dir que tots els traistors n de les portes i (el camí crític apareix quan de les entrades val i la resta val 0, cosa que implica que el cada combinació de traistors forma part d un camí crític) hauran de ser de les mides :8. R p Rs 64g Rs 64g '5 8 8 T precàrrega (assumint les mides necessàries per l apartat anterior) R p Rsp 64g Rs 64g 8 R p Rsp64g Rs64g 8 R out Rs 00g 00 El retard de la porta és clarament superior als 8 τ que marca la freqüència, per tant cal reduir la resistència per un factor de, com a mínim. Per tant, el traistor N de la porta tindrà de mides (:6). Llavors, el retard serà: R out Rs 00g 6,5 6

3 El mateix e pasa per les portes i (el retard és superior als 8 τ que marca la freqüència), per tant cal reduir la resistència per un factor de 6, com a mínim. Per tant, el traistor P de les portes i tindrà de mides (:6). Llavors, el retard serà: R p Rsp 64g Rs 64g R p Rsp 64g Rs 64g La figura de l apartat a) ja mostra aquestes mides. aracteritzeu el circuit (apacitat a les entrades, retard intern i retard dependent de la sortida). apacitat de les entrades: n porta 8g B B n porta 8g n porta 8g D D n porta 8g E E n porta 8g F F n porta 8g Φ n porta n porta p 56g g 88g n porta p porta 6g 64g 80g Retard intern: Precàrrega = 8τ=9 6 valuació = 5τ= 8 Retard dependent càrrega: Rs ' 0' g '49 48 àrrega = 6 Rs 0'48. 0' 0 6 valuació = 4 ( ) Rsp Rs 0'065 0'48 0'

4 Problema ( punts) Donat el latch de la figura (traparent quan lk= i opac quan lk=0): TP TP TP TP TN TN TN TN a) Qui elements cotitueixen el retard que es coidera en el temps de setup (T setup )? (si és necessari distingeix entre els cas que D=0 i D=) Si D=0 Travessar (TP) i carregar les capacitats de (TP, TP i TN) Si D= Travessar (TN, TN) i carregar les capacitats de (TP, TP i TN) b) Qui elements cotitueixen el retard que es coidera en el temps de hold (T hold )? (si és necessari distingeix entre els cas que D=0 i D=) Si D=0 Temps que tarda TN a commutar Si D= Temps que tarda TN a commutar c) Qui elements cotitueixen el retard que es coidera en el temps de propagació (T latch )? (si és necessari distingeix entre els cas que D=0 i D=) Si D=0 Travessar (TP, TN, TN) i carregar les capacitats de (TP i TP) Si D= Travessar (TN, TN, TP) i carregar les capacitats de (TP, i TN)

5 Problema ( punts) Indica (marcant amb una X), per cada tipus de cel la de memòria si aquesta permet (o no) implementar-hi una lectura diferencial (o sigui, dual-ended bitlines) i si permet (o no) implementar-hi una lectura única (o sigui, single-ended bitlines). Recordeu que la lectura diferencial es refereix a mirar la diferència de voltatge entre dos cables (un que porta el valor see negar i l altre amb el valor negat) i la lectura única és quan tenim només un cable amb el valor see negar. Problema 4 ( punts) Permet Differential Read Permet singleended (dual-ended bitlines) bitlines SI NO SI NO 6T SRM X X 4T SRM X X T DRM X X T DRM X X Donat el següent esquema d una memòria (de dalt a baix: circuit de precàrrega, cel la de 6T i see amplifiers). Omple el cronograma corresponent a les següents accio (coecutives): () Escriure un (lògic) a la cel la i () Llegir el contingut de la cel la escrita. Indica clarament al cronograma quan es realitza una acció i l altra. Suposeu que la senyal Output també serveix d entrada. O sigui, que escriu a BL el valor que es vol escriure i a!bl el valor negat). Suposa també que Vdd= 5V i és el voltatge de precàrrega. El voltage de treball normal és de 5V. i