CAPÍTULO 2 PROCESADORES SUPERESCALARES. TERMINACIÓN y RETIRADA

Transcripción

1 CAPÍTULO 2 PROCESADORES SUPERESCALARES TERMINACIÓN y RETIRADA

2 TERMINACIÓN Las instrucciones finalizadas (han sido ejecutadas) quedan a la espera para la terminación ordenada de todas las instrucciones Buffer de terminación o de reordenamiento o ROB Es una estructura que mantiene entradas con el estado de todas las instrucciones que están en las estaciones de reserva individuales en ejecución en las unidades funcionales finalizadas a la espera de su terminación arquitectónica Operaciones con escritura en registro deben copiar en un registro arquitectónico el resultado temporal de un registro de renombramiento

3 TERMINACIÓN. ESTRUCTURA DEL BUFFER DE REORDENAMIENTO o TERMINACIÓN Ocupada (O): la operación está distribuida (1) hasta que termina (0) Emitida (E): la instrucción está en una unidad funcional (1) Finalizada (F): a la espera de terminar arquitectónicamente Dirección (Dir): dirección de memoria de la instrucción

4 TERMINACIÓN. ESTRUCTURA DEL BUFFER DE REORDENAMIENTO o TERMINACIÓN Registro de destino (Rd): identificador del registro de destino. Se libera cuando no hay renombramientos pendientes Registro de renombramiento (Rr): Es el identificador del registro de renombramiento Especulativa (Es): identifica a la instrucción como parte de una ruta especulativa Validez (V): Para saber si la instrucción puede terminarse o no

5 TERMINACIÓN. ESTRUCTURA DEL BUFFER DE REORDENAMIENTO o TERMINACIÓN ESTADO DE LAS INSTRUCCIONES DEL ROB Definido por los tres bits de los campos Ocupada, Emitida y Finalizada Estado =100 (en espera de emisión) Estado=110: (en ejecución) Estado=111: (pendiente de terminación)

6 TERMINACIÓN. ESTRUCTURA DEL BUFFER DE REORDENAMIENTO o TERMINACIÓN Buffer de reordenamiento si RRF forma parte del buffer de reordenamiento Se sustituye la referencia a Rr por el dato en sí: Datos (D) Validez de datos (Vdatos)

7 TERMINACIÓN. ESTRUCTURA DEL BUFFER DE REORDENAMIENTO o TERMINACIÓN El buffer de terminación es una estructura de datos circular con puntero de cola (siguiente instrucción a terminar) puntero de cabecera (siguiente entrada libre en el buffer) Instrucción terminada arquitectónicamente Registro de renombramiento Rr se libera Registro Rd se actualiza Campo ocupado se fija a 0 El puntero de cola se incrementa

8 Se dispone de un buffer de terminación de 2 instrucciones/ciclo EVOLUCIÓN DEL BUFFER DE REORDENAMIENTO o TERMINACIÓN

9 EVOLUCIÓN DEL BUFFER DE TERMINACIÓN

10 EVOLUCIÓN DEL BUFFER DE TERMINACIÓN

11 EVOLUCIÓN DEL BUFFER DE TERMINACIÓN

12 Se dispone de un buffer de terminación de 2 instrucciones/ciclo EVOLUCIÓN DEL BUFFER DE TERMINACIÓN

13 Se dispone de un buffer de terminación de 2 instrucciones/ciclo EVOLUCIÓN DEL BUFFER DE TERMINACIÓN

14 RETIRADA Exclusiva de las instrucciones de almacenamiento (escritura en memoria) Las instrucciones de almacenamiento también entran al Buffer de reordenamiento (además es necesario para evitar WAW y WAR) Buffer de almacenamiento o Buffer de retirada (Tiene 2 campos Datos y Dirección) Además tiene 2 partes Finalización Terminación

15 RETIRADA. PASOS INSTRUCCIONES CARGA/ALMACENAMIENTO Cálculo de la dirección de memoria Acceso al registro base y a su valor sumarle el desplazamiento. Además las instrucciones de almacenamiento cogen el valor a almacenar del registro. En la etapa anterior sufren renombrado y deben esperar en la estación de reserva a que sus registros estén disponibles.

16 RETIRADA. PASOS INSTRUCCIONES CARGA/ALMACENAMIENTO Traducción de la dirección Si el procesador usa el modo de direccionamiento real no es necesario este paso La traducción se hace usando la TLB (Translation Lookaside Buffer) Si la dirección virtual no está en memoria principal, hay un fallo de página

17 RETIRADA. PASOS INSTRUCCIONES CARGA/ALMACENAMIENTO Acceso a memoria Las operaciones de almacenamiento dejan el acceso a memoria para la fase de retirada (las operaciones de carga lo hacen en la fase de ejecución) En el buffer de almacenamiento se guarda el dato a escribir y la dirección Posteriormente cuando se de por terminada, se escribirá en memoria

18 RETIRADA La escritura diferida sirve para evitar actualizaciones erróneas y precipitadas en memoria. i3 no puede escribir hasta que no se retire para no tener que deshacer los almacenamientos en el caso de que se presente una excepción (en este caso i2 que hay una división por cero)

19 RETIRADA Los riesgos de memoria WAW (escribir en la misma posición de memoria desordenadamente), se evitan mediante el buffer de almacenamiento ya que impone el orden del programa en las escrituras en memoria. Los riesgos de memoria WAR (carga hecha antes del almacenamiento en memoria del que depende), se evitan con la escritura diferida Los riesgos de memoria RAW hay que verlos en cada caso pues son riesgos reales

20 MEJORAS EN EL PROCESAMIENTO DE LAS INSTRUCCIONES DE CARGA/ALMACENAMIENTO Por lo general hay instrucciones de carga (LD) que escriben en un registro que es el punto de arranque para un conjunto de instrucciones aritmético-lógicas. SE INTENTA la lectura adelantada de ese dato sin violar dependencias RAW Instrucción de almacenamiento hacia una de carga con operandos destino y fuente comunes SE INTENTA el reenvío de datos (loadand-store forwarding)

21 REENVÍO DE DATOS ENTRE INSTRUCCIONES DE ALMACENAMIENTO Y DE CARGA Riesgos de memoria RAW Dependencia ambigua Depende de los valores que tomen los registros base a partir de los cuales se calcula la dirección de memoria

22 EJ2 2ª SEMANA FEBRERO 2013 (parecido al ejercicio A2.13

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26 TERMINACIÓN ADELANTADA DE LAS INSTRUCCIONES DE CARGA (emisión ordenada) La estación de reserva individual emite las instrucciones en orden (no entra un LD o SD si no se han emitido todos los anteriores a él) a dos unidades funcionales de carga y almacenamiento (SD precedentes a LD ya están en buffer de almacenamiento) La unidad funcional de carga mira en el buffer de almacenamiento de finalizadas y terminadas para ver si existe coincidencia (se resuelve la ambigüedad) Hay coincidencia (dependencia de memoria RAW): No se puede adelantar la carga. El dato tomado de la D-caché se descarta y se toma el dato del almacenamiento coincidente (reenvío de datos) No hay coincidencia (no hay dependencia RAW): el dato tomado de la D-caché es válido y se puede almacenar en su registro destino (hay adelantamiento)

27 TERMINACIÓN ADELANTADA DE LAS INSTRUCCIONES DE CARGA (EMISIÓN DESORDENADA) Permite realizar el adelantamiento de cargas permitiendo una emisión desordenada de las cargas y los almacenamientos por parte de la estación de reserva individual. Las cargas se ejecutan de forma especulativa sin comprobar dependencias ambiguas. En el paso 2 la U.F. DE CARGA COMPRUEBA LA COINCIDENCIA DE DIRECCIÓN DE LA CARGA CON LOS ALMACENAMIENTOS DEL BUFFER DE ALMACENAMIENTOS No hay coincidencia: se permite que la carga continúe normalmente (no hay RAW) Hay coincidencia: dependencia de memoria RAW. Se anula la carga y todas las instrucciones posteriores para su emisión posterior (evitar haber leído un dato no actualizado)

28 TERMINACIÓN ADELANTADA DE LAS INSTRUCCIONES DE CARGA (EMISIÓN DESORDENADA) Usa un Buffer de cargas finalizadas: LAS INSTRUCCIONES DE ALMACENAMIENTO AL FINALIZAR COMPRUEBAN LA COINCIDENCIA DE DIRECCIÓN CON LAS CARGAS DEL BUFFER DE CARGAS FINALIZADAS (por si estaban esos almacenamientos pendientes de emisión o en ejecución cuando se ejecutaron las cargas) Hay coincidencia: Se ha hecho la carga de forma especulativa. Invalidar la carga y las instrucciones posteriores No hay coincidencia: La carga y todas las instrucciones posteriores pueden terminarse.