GRADO EN INGENIERÍA DE COMPUTADORES

Transcripción

1 GRADO EN INGENIERÍA DE COMPUTADORES Computadores VLIW Departamento Computadores superescalares de Automática Prof. Dr. José Antonio de Frutos Redondo Curso Computadores VLIW y superescalares Aplicación del paralelismo a nivel de instrucción. VLIW Itanium Computadores superescalares Decodificación paralela. Emisión superescalar de instrucciones. VLIW y superescalares 2 1

2 Computadores VLIW y superescalares Clases de maquinas ILP: VLIW y superescalares 3 Computadores VLIW y superescalares VLIW y Superescalares Cache/ memory Fetch unit Multi-op. instruction Single multi-operation instruction EU EU EU Register file VLIW approach Cache/ memory Fetch unit Sequential stream of instructions Decode/ issue unit instruction/control data EU : execution unit Multipleinstructions EU EU EU Register file Superscalar approach VLIW y superescalares 4 2

3 VLIW Características La longitud de instrucción depende del número de unidades de ejecución disponibles y la longitud de código necesario para cada unidad (entre 100 bits y 1 Kbit). El paralelismo en las instrucciones es fijado en la compilación. Se incluye en las instrucciones-máquina. El procesador ejecuta en paralelo lo que se le indica en la instrucción. Requiere circuitos menos complejos (mayores velocidades de reloj). El compilador tiene mucho más tiempo para determinar las posibles operaciones paralelas. El compilador ve el programa completo. VLIW y superescalares 5 VLIW Dificultades Compiladores complejos y muy dependientes de la arquitectura de la máquina. Modificaciones en la tecnología o en la arquitectura de la máquina exigen Un nuevo compilador. En muchos casos, recompilación de las aplicaciones. Cuando no se pueden llenar todos los espacios en las instrucciones se desaprovecha la memoria y el ancho de banda de ésta. En el proceso de paralelización el compilador debe siempre considerar el caso peor, lo que puede reducir el rendimiento. Por ejemplo, en los accesos a cache siempre debería considerar la posibilidad de fallo. VLIW y superescalares 6 3

4 Itanium VLIW microprocesador Intel & HP hablan de EPIC ( Explicit Parallel Instruction Computing) VLIW y superescalares 7 Itanium Mazo de 128 bits Contiene tres instrucciones más la plantilla. Se pueden buscar uno o más mazos al mismo tiempo. La plantilla contiene información acerca de qué instrucciones se pueden ejecutar en paralelo. No está limitado a un solo mazo; por ejemplo, se pueden ejecutar hasta 8 instrucciones en paralelo. El compilador reordenará instrucciones para formar mazos contiguos. Se pueden mezclar instrucciones dependientes e independientes en el mismo mazo. La longitud de cada instrucción es de 41 bits. VLIW y superescalares 8 4

5 Itanium VLIW y superescalares 9 Computadores Superescalares Computadores superescalares y supersegmentados SEGMENTADO SUPERESCALAR SUPERSEGMENTADO VLIW y superescalares 10 5

6 Computadores Superescalares de la cache de instrucciones Etapa de busqueda F1 F2 F3 de la cache de datos Etapa de decodificación d1 d2 d3 ventana de anticipación Etapa de ejecución m1 m2 m3 multiplicación a1 suma e1 e2 a2 op. lógicas op. de carga Etapa de almacenamiento S1 S2 VLIW y superescalares 11 Computadores Superescalares Tareas específicas del procesamiento superescalar. Decodificación paralela. Emisión superescalar de instrucciones. Ejecución paralela de instrucciones. Mantener la consistencia de la ejecución secuencial Permitir la finalización de instrucciones fuera de orden. Obligar a las instrucciones a finalizar en orden (buffer de reordenación ROB). Mantener la consistencia del procesamiento secuencial de excepciones Interrupciones precisas. Interrupciones imprecisas. VLIW y superescalares 12 6

7 Decodificación paralela Mayor complejidad que en segmentados. Capturar y decodificar más instrucciones en un ciclo. Búsqueda de dependencias entre las capturadas. Búsqueda de dependencias entre las capturadas y las que están en ejecución (mayor número en ambas que en el segmentado). Esta complejidad hace que los computadores superescalares tiendan a usar dos e incluso tres ciclos para la decodificación (PowerPC 601, PowerPC604 y UltraSparc usan 2 ciclos; Alfa usa 3 ciclos; PentiumPro puede necesitar hasta 4.5 ciclos). Una camino para tratar este problema consiste en la predecodificación. VLIW y superescalares 13 Decodificación paralela Icache Instruction buffer Typical FXpipeline layout Decode / Issue Scalar issue F D/I... Icache Instruction buffer Decode / Issue Superscalar issue F D I... VLIW y superescalares 14 7

8 Decodificación paralela Predecodificación Second-level cache (or memory) Predecode unit Icache Typically 128 bits/cycle E.g. 148 bits/cycle 1 In the AMD K5, which is an x86-compatible CISC-processor, the predecode unit appends 5 bits to each byte When instructions are written into the Icache, the predecode unit appends 4-7 bits to each 1 RISC instruction VLIW y superescalares 15 Decodificación paralela Los bits añadidos en la fase de predecodificación indican: La clase de instrucción. El tipo de recursos que necesita para su ejecución. En algunos procesadores indican también que la dirección de destino de un salto ha sido ya calculada en la fase de predecodificación. VLIW y superescalares 16 8

9 Emisión superescalar de instrucciones Política de emisión: cómo se tratan las dependencias durante el proceso de emisión. Tratamiento de las falsas dependencias. No se actúa en este sentido. Renombramiento de registros. Tratamiento de las dependencias de control. Esperar a que se resuelvan. Ejecución especulativa. Uso de shelving. Manejo de los bloqueos en la emisión. Orden de emisión. Alineación en la emisión. Velocidad de emisión: máximo numero de instrucciones que se pueden emitir en un ciclo. VLIW y superescalares 17 Emisión superescalar de instrucciones Emisión de instrucciones con bloqueo (sin usar shelving) Issue EU Icache I-buffer EU Decode/ check/ issue n Issue window (n) Dependent instructions block instruction issue. EU VLIW y superescalares 18 9

10 Emisión superescalar de instrucciones Uso de shelving Issue Dispatch Shelving buffer I-buffer Dispatch (+Dependency check) EU Decode/issue (Without dep. check) Shelving buffer Dispatch (+Dependency check) EU In the absence of hardware constraints, instructions will be issued despite dependencies to shelving buffers Instructions wait here until dependencies are resolved. Instructions are checked for dependencies.a not-dependent instruction is forwarded to the associated EUs. VLIW y superescalares 19 Emisión superescalar de instrucciones Emisión de instrucciones en orden y en desorden. VLIW y superescalares 20 10

11 Emisión superescalar de instrucciones Alineación en la emisión de instrucciones VLIW y superescalares 21 Emisión superescalar de instrucciones Emisión alineada Emisión no alineada VLIW y superescalares 22 11