Digital III Kit Intel 80C86
Construyendo un sistema basado en Intel 80C86
KIT i80c86 RS232 Alimentación Header Analizador LógicoL LÓGICA UART CLOCK Transceivers Latchs Banco FLASH Microprocesador Latchs de direcciones Transceivers de datos Banco SRAM Periférico rico RESET MODO
Intel 80c86 en lectura (Lee datos desde la memoria (o I/O) al up) INTR_uP +5V #RD #WR ALE #INTA #DEN DT/#R M/#IO NMI Ready Clk_uP Reset 32 29 25 24 26 27 28 31 30 17 18 33 23 22 19 21 RD LOC/WR QS0ALE QS1INA S0,DEN S1DT/R S2M/IO RQ/GT0 RQ/GT1 NMI INTR MN/MX TEST READY CLK RESET Intel 8086-2 U15 AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 AD8 AD9 AD10 AD11 AD12 AD13 AD14 AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 39 38 37 36 35 34 AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 AD8 AD9 AD10 AD11 AD12 AD13 AD14 AD15 A16 A17 A18 A19 #BHE Tamaño: A4 Fecha: Archivo: Ver. Rev. Revisó: 8-Mar-2010 Hora: 21:16:50 Pag. 0 / 0 D:\Work\ECA\Protel 99\FCEIA\FCEIA.Ddb - Documents\Ejemplo Mapeo I Digital III Fac. de Ingeniería Electrónica Universidad Nacional de Rosario Rosario - Santa Fe - Argentina
Intel 80c86 en escritura (Escribe datos desde el up a la memoria (o I/O) ) INTR_uP +5V #RD #WR ALE #INTA #DEN DT/#R M/#IO NMI Ready Clk_uP Reset 32 29 25 24 26 27 28 31 30 17 18 33 23 22 19 21 RD LOC/WR QS0ALE QS1INA S0,DEN S1DT/R S2M/IO RQ/GT0 RQ/GT1 NMI INTR MN/MX TEST READY CLK RESET Intel 8086-2 U15 AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 AD8 AD9 AD10 AD11 AD12 AD13 AD14 AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 39 38 37 36 35 34 AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 AD8 AD9 AD10 AD11 AD12 AD13 AD14 AD15 A16 A17 A18 A19 #BHE Revisó: Tamaño: A4 Ver. Rev. Fecha: 8-Mar-2010 Hora: 21:16:50 Pag. 0 / 0 Archivo: D:\Work\ECA\Protel 99\FCEIA\FCEIA.Ddb - Documents\Ejemplo Mapeo I Digital III Fac. de Ingeniería Electrónica Universidad Nacional de Rosario Rosario - Santa Fe - Argentina
CPU Intel 80c86 con bus de direcciones demultiplexado y buses de control buffereado B_ALE DATA BUS LA[0..19] INTR_uP +5V #RD #WR ALE #INTA #DEN DT/#R M/#IO NMI Ready Clk_uP Reset ALE #WR #RD M/#IO #INTA #DEN DT/#R INTR 32 29 25 24 26 27 28 31 30 17 18 33 23 22 19 21 RD U15 AD0 LOC/WR AD1 QS0ALE AD2 QS1INA AD3 AD4 S0,DEN AD5 S1DT/R AD6 S2M/IO AD7 AD8 RQ/GT0 AD9 RQ/GT1 AD10 AD11 AD12 NMI AD13 INTR AD14 AD15 MN/MX TEST A16/S3 READY A17/S4 A18/S5 A19/S6 CLK RESET BHE/S7 Intel 8086-2 U18A MC74HC244A 1 G Y1 2 A1 Y2 4 A2 Y3 6 A3 Y4 8 A4 U18B MC74HC244A 19 G Y1 11 A1 Y2 13 A2 Y3 15 A3 Y4 17 A4 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 39 38 37 36 35 34 18 16 14 12 9 7 5 3 AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 AD8 AD9 AD10 AD11 AD12 AD13 AD14 AD15 A16 A17 A18 A19 #BHE B_ALE B_WR B_RD B_IO/M B_INTA B_DEN B_DT/R INTR_uP AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 AD8 AD9 AD10 AD11 AD12 AD13 AD14 AD15 A16 A17 A18 A19 1 11 3 4 7 8 13 14 17 18 1 11 3 4 7 8 13 14 17 18 1 11 3 4 7 8 13 14 17 18 U12 OC C 1Q 2Q 1D 3Q 2D 4Q 3D 5Q 4D 6Q 5D 7Q 6D 8Q 7D 8D MC74HC373 U13 OC C 1Q 2Q 1D 3Q 2D 4Q 3D 5Q 4D 6Q 5D 7Q 6D 8Q 7D 8D MC74HC373 U14 OC C 1Q 2Q 1D 3Q 2D 4Q 3D 5Q 4D 6Q 5D 7Q 6D 8Q 7D 8D MC74HC373 2 5 6 9 12 15 16 19 2 5 6 9 12 15 16 19 2 5 6 9 12 15 16 19 LA0 LA1 LA2 LA3 LA4 LA5 LA6 LA7 LA8 LA9 LA10 LA11 LA12 LA13 LA14 LA15 LA16 LA17 LA18 LA19 B_BHE LATCHED ADDRESS BUS LA[0..19] B_BHE B_ALE B_WR B_RD B_IO/M B_INTA B_DEN B_DT/R Revisó: Tamaño: A4 Ver. Rev. Fecha: 8-Mar-2010 Hora: 21:49:57 Pag. 0 / 0 Archivo: D:\Work\ECA\Protel 99\FCEIA\FCEIA.Ddb - Documents\Ejemplo Mapeo II LA[0..19] BUFFERED CONTROL BUS Digital III Fac. de Ingeniería Electrónica Universidad Nacional de Rosario Rosario - Santa Fe - Argentina
CPU Intel 80c86 con bus de direcciones demultiplexado y buses de control y datos buffereados B_DT/R B_DEN B_ALE INTR_uP +5V #RD #WR ALE #INTA #DEN DT/#R M/#IO NMI Ready Clk_uP Reset ALE #WR #RD M/#IO #INTA #DEN DT/#R INTR 32 29 25 24 26 27 28 31 30 17 18 33 23 22 19 21 RD U15 AD0 LOC/WR AD1 QS0ALE AD2 QS1INA AD3 AD4 S0,DEN AD5 S1DT/R AD6 S2M/IO AD7 AD8 RQ/GT0 AD9 RQ/GT1 AD10 AD11 AD12 NMI AD13 INTR AD14 AD15 MN/MX TEST A16/S3 READY A17/S4 A18/S5 A19/S6 CLK RESET BHE/S7 Intel 8086-2 U18A MC74HC244A 1 G Y1 2 A1 Y2 4 A2 Y3 6 A3 Y4 8 A4 U18B MC74HC244A 19 G Y1 11 A1 Y2 13 A2 Y3 15 A3 Y4 17 A4 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 39 38 37 36 35 34 18 16 14 12 9 7 5 3 AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 AD8 AD9 AD10 AD11 AD12 AD13 AD14 AD15 A16 A17 A18 A19 #BHE B_ALE B_WR B_RD B_IO/M B_INTA B_DEN B_DT/R INTR_uP AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 AD8 AD9 AD10 AD11 AD12 AD13 AD14 AD15 A16 A17 A18 A19 1 11 3 4 7 8 13 14 17 18 1 11 3 4 7 8 13 14 17 18 1 11 3 4 7 8 13 14 17 18 U12 OC C 1Q 2Q 1D 3Q 2D 4Q 3D 5Q 4D 6Q 5D 7Q 6D 8Q 7D 8D MC74HC373 U13 OC C 1Q 2Q 1D 3Q 2D 4Q 3D 5Q 4D 6Q 5D 7Q 6D 8Q 7D 8D MC74HC373 U14 OC C 1Q 2Q 1D 3Q 2D 4Q 3D 5Q 4D 6Q 5D 7Q 6D 8Q 7D 8D MC74HC373 2 5 6 9 12 15 16 19 2 5 6 9 12 15 16 19 2 5 6 9 12 15 16 19 LA0 LA1 LA2 LA3 LA4 LA5 LA6 LA7 LA8 LA9 LA10 LA11 LA12 LA13 LA14 LA15 LA16 LA17 LA18 LA19 B_BHE AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 AD8 AD9 AD10 AD11 AD12 AD13 AD14 AD15 19 1 2 3 4 5 6 7 8 9 19 1 2 3 4 5 6 7 8 9 DIR = 1 U16 G DIR A1 A2 A3 A4 A5 A6 A7 A8 MC74HC245A U17 G DIR A1 A2 A3 A4 A5 A6 A7 A8 MC74HC245A B1 B2 B3 B4 B5 B6 B7 B8 B1 B2 B3 B4 B5 B6 B7 B8 18 17 16 15 14 13 12 11 18 17 16 15 14 13 12 11 D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 LA[0..19] D[0..15] B_BHE B_ALE B_WR B_RD B_IO/M B_INTA B_DEN B_DT/R Revisó: Tamaño: A4 Ver. Rev. Fecha: 8-Mar-2010 Hora: 21:44:33 Pag. 0 / 0 Archivo: D:\Work\ECA\Protel 99\FCEIA\FCEIA.Ddb - Documents\Ejemplo Mapeo III D[0..15] BUFFERED DATA BUS LATCHED ADDRESS BUS LA[0..19] BUFFERED CONTROL BUS Digital III Fac. de Ingeniería Electrónica Universidad Nacional de Rosario Rosario - Santa Fe - Argentina
Mapeo de Dispositivos Entrada / Salida
Banco de Entrada / Salida Espacio direccionable del up en E/S 16 líneas de direcciones (A0-A15) -> 2 16 posiciones direccionables Espacio direccionable E/S (máx): 64 Kbytes Dispositivos a ubicar en el mapa de E/S 1. Periférico I/O Chip Select: #CS_FPGA Activo en nivel bajo Registros Internos: 8 registros de 8 bits 2. Registro de Paginación Chip Select: #CS_PAGINA Activo en nivel bajo Registros internos: 1 registro de 8 bits (Sólo se usa 1 bit) 3. Registro de Habilitación de NMI Chip Select: #CS_NMI_ENABLE Activo en nivel bajo Registros Internos: 1 registro de 8 bits (Sólo se usa 1 bit) 4. Registro de Comunicaciones Serie Chip Select: #CS_SERIAL Activo en nivel bajo Registros Internos: 1 Registro de 8 bits (Sólo se usa 1 bit)
Ubicación n de los dispositivos COMO UBICAMOS LOS DISPOSITIVOS EN EL MAPA? I. DECODIFICACION COMPLETA La generación de la señal Chip Select del dispositivo se realiza a partir de la totalidad de las direcciones no involucradas en la selección de los registros internos del mismo ubicándolos en direcciones consecutivas del mapa. Ejemplo: Dispositivo R/W con 16 registros internos de 8 bits Posee: 4 lineas de selección de registro internos (PA3, PA2, PA1, PA0) Bus de datos de 8 bits (PD0 a PD7) Líneas de Control: #CS - #RD - #WR etc. Requiere: 4 líneas de direcciones directas desde el microprocesador (Ej: LA3, LA2, LA1, LA0) Ocupa 16 Posiciones Consecutivas únicas en el mapa de E/S. (Por ejemplo: desde 0000h hasta 000Fh) Decodificación de las total de las lineas de direcciones sobrantes (LA4 a LA15) Lógica necesaria: Decodificación total de las lineas de direcciones sobrantes (12 líneas de direcciones LA4 a LA15) Multiplexado de Bus de datos (D0-D7 ó D8 a D15) PROS Baja ocupación de espacio de E/S CONTRAS Gran Lógica de decodificación y multiplexado
Ubicación n de los dispositivos COMO UBICAMOS LOS DISPOSITIVOS EN EL MAPA? II. DECODIFICACION COMPLETA ALTERNADA La generación de la señal Chip Select del dispositivo se realiza a partir de la totalidad de las direcciones no involucradas en la selección de los registros internos del mismo ubicándolos en direcciones consecutivas alternadas del mapa (direccciones pares o impares). Ejemplo: Dispositivo R/W con 16 registros internos de 8 bits Posee: 4 lineas de selección de registro internos (PA3, PA2, PA1, PA0) Bus de datos de 8 bits (PD0 a PD7) Líneas de Control: #CS - #RD - #WR etc. Requiere: 4 líneas de direcciones directas desde el microprocesador (Ej: LA4, LA3, LA2, LA1) Ocupa 16 Posiciones Alternadas únicas en el mapa de E/S. (Por ejemplo: desde 0000h, 0002h, 0004h, etc sólo direcciones pares) Decodificación de las total de las lineas de direcciones sobrantes (LA15 a LA5 + LA0) Lógica necesaria: Decodificación total de las lineas de direcciones sobrantes (12 líneas de direcciones LA15 a LA5 + LA0) PROS Baja ocupación de espacio de E/S No requiere multiplexado de datos CONTRAS Gran Lógica de decodificación
Ubicación n de los dispositivos COMO UBICAMOS LOS DISPOSITIVOS EN EL MAPA? III. DECODIFICACION PARCIAL o ESPEJADO La generación de la señal Chip Select del dispositivo se realiza a partir de algunas pocas líneas, menos de las usadas en la decodificacion completa, generando así la posibilidad de acceder a un mismo registro interno en distintas direcciones del mapa (Direcciones Bases y Espejos). Ejemplo: Dispositivo R/W con 16 registros internos de 8 bits Posee: 4 lineas de selección de registro internos (PA3, PA2, PA1, PA0) Bus de datos de 8 bits (PD0 a PD7) Líneas de Control: #CS - #RD - #WR etc. Requiere: 4 líneas de direcciones directas desde el microprocesador (Ej: LA4, LA3, LA2, LA1) Decodificación parcial de las lineas de direcciones sobrantes (LA15, LA14, etc) Ocupa: 16 Posiciones Alternadas en el mapa de E/S (Ej: Direcciones bases 0000h, 0002h, etc) y repetidas en distintas zonas (espejos). Lógica necesaria: Decodificación parcial con pocas de las lineas de direcciones sobrantes (generalmente las altas) (1, 2, 3 o más dependiendo de la cantidad total de dispositivos (líneas de direcciones LA15, etc) PROS Pequeña lógica de decodificación No requiere multiplexado de datos CONTRAS Registros internos del dispositivo espejados accesibles en más de una dirección
Mapeo Banco de Entrada / Salida Dispositivos a ubicar en el mapa de E/S 1. Periférico I/O Chip Select: #CS_FPGA Activo en nivel bajo Registros Internos: 8 registros de 8 bits 2. Registro de Paginación Chip Select: #CS_PAGINA Activo en nivel bajo 1 registro de 8 bits (Sólo se usa 1 bit) 3. Registro de Habilitación de NMI Chip Select: #CS_NMI_ENABLE Activo en nivel bajo 1 registro de 8 bits (Sólo se usa 1 bit) 4. Registro de Comunicaciones Serie Chip Select: #CS_SERIAL Activo en nivel bajo 1 Registro de 8 bits (Sólo se usa 1 bit)
Mapeo Banco de Entrada / Salida con espejado LA15 LA14 #CS_SERIAL #CS_PAGINADOR = NOT (LA15 AND LA14) OR #IO/M = NOT (LA15 AND NOT LA14) OR #IO/M #WR #RD BHE #IO/M LA3 LA2 Lógica de decodificación para E/S #CS_NMI_ENABLE #CS_FPGA Peripheral A2 = LA3 Peripheral A1 = LA2 = NOT (LA15 AND NOT LA14) OR #IO/M = NOT (NOT LA15 AND NOT LA14) OR #IO/M EJERCICIO EJERCICIO Determinar Determinar las las direcciones direcciones base base y y espejos espejos para para cada cada registro registro de de cada cada dispositivo dispositivo LA1 Peripheral A0 = LA1
Mapeo de Dispositivos de Memoria Flash - RAM
Banco de Memoria Memoria FLASH ROM No volatil -> Contenido cierto cuando se energiza Almacenamiento de Programa y Datos fijos Capacidad: 2 chips de 512Kb x 8 bits -> 1024 Kbyte Memoria RAM Volatil > Contenido incierto cuando se energiza. Almacenamiento de variables (Variables de prog. IVT, stack ) Capacidad: 2 chips de 128Kb x 8 bits -> 256 Kbytes Capacidad Total de Memoria FLASH ROM: 2 x 512 Kbyte = 1024 Kbyte RAM: 2 x 128 Kbyte = 256 Kbytes TOTAL: 1280 Kbytes Espacio direccionable del up 20 líneas de direcciones (A0-A19) -> 2 20 posiciones direccionables Espacio direccionable de memoria (máx.): 1024 Kbytes : 1 Mbyte
Banco de Memoria TOTAL DE MEMORIA Instalada: vs. Espacio direccionable up (máximo): 1280 Kbytes 1024 Kbytes COMO ACCEDEMOS A MAS POSICIONES DE MEMORIA DE LAS QUE EL ESPACIO DIRECCIONABLE PERMITE? Rta: ACCESO NO SIMULTANEO PAGINACION
Banco de Memoria Mapeo y Paginación FFFFF h FFFFF h Flash (512K x 8) Flash 80000 h 80000 h 7FFFF h Ventana de Paginación (256K x 8) PAG = 1 Pagina 1 40000 h 40000 h 3FFFF h 3FFFF h RAM (256K x 8) 00000 h 00000 h RAM (256K x 8) PAG = 0 Pagina 0 00000 h
Lógica de Chip Select / Paginación Acceso a Página P 0
Lógica de Chip Select / Paginación Acceso a Página P 1
Banco de Memoria Mapeo de memoria #CS_FLASH #WR #RD BHE #IO/M Lógica de decodificación Y paginación #CS_RAM #WRP #WRI #RDP Write Banco de Memoria Par Write Banco de Memoria Impar Read Banco de Memoria Par #RDI Read Banco de Memoria Impar PAGINA? LA0 LA19 A0* A19* Direcciones a Banco de Memoria Diseñar la lógica de decodificación y paginación necesarias para: EJERCICIO 1. Generación de Chip Select Flash (CS_FLASH) y RAM (CS_RAM) 2. Conmutación de páginas (Lineas A0* a A19*) dependiendo del bit PAGINA 3. Lineas de Lectura (RDP y RDI)y grabación para banco Par e Impar (WRP y WRI) UTILIZAR LA MINIMA LOGICA POSIBLE!
Diseño o de Software para KIT Intel 80C86
METODOLOGIA DE TRABAJO DISEÑO DE SOFTWARE ANALISIS CIRCUITO Y HOJAS DE DATOS GENERACION DE DIAGRAMA DE FLUJO CODIGO FUENTE PROGRAMACION MODULOS FUENTES ASM (Editor) ASSEMBLER (TASM) LINKING (TLINK) DEPURACION PARCIAL (EMU8086) VERIFICACION (Kit Intel 80C86)
DEPURACION (Debugging( Debugging) startup.asm usuario.asm TASM TASM startup.obj usuario.obj TLINK TLINK Ejecutables D.O.S USUARIO.EXE Listados startup.lst usuario.lst usuario.map Simulación EMU8086 EXE2ROM ARCHIVOS RESULTANTES Productos D.O.S usuario.exe startup.lst usuario.lst usuario.map Productos EXE2ROM usuario.log ROM_FULL.BIN ROM_PAR.BIN ROM_IMP.BIN ROM_FULL.HEX ROM.HEX ROM.HEX Kit 8086 RS232
KIT INTEL i80c86
KIT i80c86 RS232 Alimentación Header Analizador LógicoL LÓGICA UART CLOCK Transceivers Latchs Banco FLASH Microprocesador Latchs de direcciones Transceivers de datos Banco SRAM Periférico rico RESET MODO
Diagrama de Bloques Lógica de Chip Select / Paginación
CPU
Banco Memoria Flash - RAM 1 Mb FLASH 256 Kb SRAM
Zócalo para Interfase I/O
Interfase I/O (Display Pulsadores - Led)
MODOS DE FUNCIONAMIENTO Y MAPA DE MEMORIA Y E/S KIT Intel 80c86
Modos de operación del kit MODO SUPERUSUARIO (Led de Modo: OFF) En este modo el microprocesador ejecuta un programa precargado (Bootloader) que permite la comunicación a PC para la carga del programa del usuario en la memoria Flash de usuario. MODO USUARIO (Led de Modo: ON) En este modo el microprocesador ejecuta el programa de aplicación del usuario desde Flash luego del reset.
MAPA de Memoria Modo SUPERUSUARIO
MAPA de Memoria Modo USUARIO
OTRAS DISPOSITIVOS DE ENTRADA / SALIDA BASADOS EN FPGA
Periféricos ricos Programables sobre FPGA Periférico Programable con FPGA para kit Intel 80c86 Pueden describirse periféricos en VHDL e interconectarse con la CPU a través de los buses del sistema. Ejemplos: Interfase a teclado PS2 Interfase a mouse PS2 Display 7 segmentos Placa de video RGB VGA
Periféricos ricos Programables sobre FPGA Periférico Programable sobre FPGA con kit XESS XSA-50 Kit Intel 80c86 con entrada de teclado y salida de video VGA generando un patrón de barras