UNIVERSIDAD INDUSTRIAL DE SANTANDER Sistemas Digitales I Taller No1 Profesor: Carlos A. Fajardo Mayo de 2015 Temas: Representación digital de los Datos, Algebra de Boole, Funciones Lógicas, Introducción a VHDL, Implementación de circuitos combinacionales usando VHDL.
Sección 1: Representación digitales de los datos. 1. Realice las siguientes conversiones: a. 100,15625 10 a Binario punto fijo con el mínimo de bits posible. b. C1420000 FLOAT a Decimal c. -125,6 10 a flotante precisión simple d. -12 10 a Complemento a 2 con 5 bits e. 9172 a BCD 2. Realice las siguientes operaciones en la base indicada, mostrando claramente los acarreos: a. 435 6 +255 6 b. 223 4 + 332 4 c. 132 8 +276 8 d. 263 7 + 562 7 e. A26B 12 + 5AAB 12 3. Encuentre, si es posible, el valor de la base x en la que se encuentra escrito el siguiente número (x es número entero positivo): a. 321 x = 212 5 b. 198 x = 444 7 4. Realice las operaciones indicadas en complemento a 2 con 6 bits. (Sugerencia: primero escriba los números en complemento a 2 y luego realice las operaciones). a. -10 10 + 30 10 b. -1A 16 + 12 16 5. Realice las operaciones indicadas: Primero en punto fijo (3:3). Segundo en complemento a 2 con 6 bits. (Sugerencia: primero escriba los números en complemento a 2 y luego realice las operaciones). a. -2.25 10 + 2.5 10 b. -3.1 4 + 2.2 4 6. Determine el rango de valores numéricos que pueden escribirse en palabras de 8 bits si el número está escrito en: a. Signo y magnitud b. Complemento a 2 c. BCD d. Punto fijo con 3 bits en la parte entera y 5 bits en la parte decimal 7. Determine el rango de valores numéricos que pueden escribirse en palabras de 16 bits si el número está escrito en: a. Signo y magnitud b. Complemento a 2 c. BCD d. Punto fijo con 12 bits en la parte entera y 4 bits en la parte decimal 1
Sección 2: Algebra de Boole y Funciones Lógicas 8. Diseñe un circuito SOP, empleando el menor número de compuertas AND, OR y NOT. La entrada al circuito es un número en BCD y la salida debe indicar si el número es divisible entre 3. 9. Diseñe un circuito SOP, empleando el menor número de compuertas AND, OR y NOT, cuya entrada sea un número de 3 bits en complemento a 2 y su salida sea su correspondiente representación en magnitud y signo. 10. Usando mapas de Karnaugh encuentre la mínima expresión POS (Producto de Sumas) de la función F. F (0,1,5,7,13,15) D) m 11. Usando mapas de Karnaugh encuentre la mínima expresión SOP (suma de productos) de la función F. Donde d, son condiciones no importa (don t care). F m(0,1,2) (3,8,9,10,11,12) D) d 12. Implemente la siguiente función boolena con el mínimo posible de compuertas AND, OR y NOT. F (A,C) = AB C + AB C + ABC + A B C 13. Implemente la siguiente función boolena con el mínimo posible de compuertas AND, OR y NOT. F (A,C) = A xor C + AB + AB C 14. Usando mapas de Karnaugh encuentre la mínima expresión POS (Producto de Sumas) de la función F. Donde d, son condiciones no importa (don t care). F (5,7,13,15) (0,4,8,12) m D) d 15. Usando mapas de Karnaugh encuentre la mínima expresión POS (Producto de Sumas) de la función F. F (0,2,5,7,13,15,21,23,29,31) D, E) m 16. Usando mapas de Karnaugh encuentre la mínima expresión POS (Producto de Sumas) de la función F. Donde d, son condiciones no importa (don t care). F m (0,2,11,13,14,15,27,26) (,8,10,16,18,24,26,30) D) d 17. Implemente la función G D) m (2,4,7,13,14), utilizando a. Un multiplexor de 8 a 1 2
b. Un multiplexor de 4 a 1 18. Implemente la función G D, E) (0,2,3,4,11,17,24,25,27,30,31) utilizando un multiplexor de 8 a 1 19. Diseñe un circuito SOP, empleando el menor número de compuertas AND, OR y NOT, cuya entrada sea un número de 3 bits en signo y magnitud y la salida sea su correspondiente representación en complemento a 2. 20. Diseñe un circuito POS, empleando el menor número de compuertas AND, OR y NOT, cuya entrada sea un número de 3 bits en complemento a 2 y la salida sea su correspondiente representación en signo y magnitud. 21. Diseñe un decodificador de 2 a 4 de lógica negada con enable activo en bajo. El diseño debe utilizar el mínimo posible de compuertas lógicas AND, OR y NOT. 22. Diseñe un comparador de dos números de tres bits cada uno, el cual debe indicar si los dos números son iguales. (La salida debe ser 1 si A y B son iguales y 0 si son diferentes). Ver figura 1. Figura 1: Comparador de igualdad 23. Diseñe un comparador de dos números de tres bits cada uno, el cual debe indicar si un número es mayor (La salida F debe ser 1 si A es mayor que B o 0 si es menor o igual, ver figura 2). Figura 2: Comparador Mayor que. 24. Diseñe un multiplexor de 2 a 1, usando únicamente compuertas NOR. Su diseño debe contener el mínimo posible de compuertas NOR. 3
25. El display de 7 segmentos de la figura 3, requiere un nivel BAJO para encender cada segmento (ánodo común). Diseñar un circuito POS con el mínimo de compuertas posibles cuya entrada sea un número en BCD y la salida sea la lógica del segmento B. Figura 3: Display de 7 segmentos 26. El display de 7 segmentos de la figura 3, requiere un nivel BAJO para activar cada segmento (ánodo común). Diseñar un circuito SOP con el mínimo de compuertas posibles cuya entrada sea un número en BCD y la salida sea la lógica del segmento G. 27. El display de 7 segmentos de la figura 3, requiere un nivel ALTO para activar cada segmento (cátodo común). Diseñar un circuito SOP con el mínimo de compuertas posibles cuya entrada sea un número en BCD y la salida sea la lógica del segmento D. 4
Sección 3: Implementación de funciones combinacionales en VHDL Ejercicios 28 31:Suponga que usted es un sintetizador de VHDL y debe sintetizar los siguientes circuitos. Ustede debe: Verificar la sintaxis, si la descripción VHDL tiene errores indique cuáles son. Si la descripción NO tiene errores de sintaxis muestre el RTL. El diagrama RTL debe estar en función de bloques combinacionales como sumadores, restadores, comparadores, multiplexores, compuertas lógicas, etc. 28. 29. 5
30. 31. 6
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Respuestas a los ejercicios seleccionados 1. a. 1100100,000101 b. -12,125 c. C2FB3333 d. 10100 e. 1001 0001 0111 0010 3. a. Base 4 b. Base 11 5. a. b. 101,110 010,100 000,010 100,110 010,100 111,010 6. 7. a. F = BD b. F = B c. F = A B C + BD A 2 A 1 A 0 F 3 F 2 F 1 F 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 1 1 0 0 1 0 1 1 0 1 1 1 1 0 1 0 1 0 1 1 1 1 0 0 1 F 3 = A 2 F 2 = A 2 A 1 0 F 1 = A 2 A 1 0 + A 2 1 + A 1 A 0 F 0 = A 0 8
17. 18. Error de sintanxis. 9