Clase 1: IB Adaptado de: Digital Integrated Circuits A Design Perspective Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic

Transcripción

1 Clase 1: IB 2014 Adaptado de: Digital Integrated Circuits A Design Perspective Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic

2 Por qué estudiar MOS y CMOS? Dispositivos MOS y circuitos CMOS: Los transistores MOS (MOSFETs) son la cosa más fabricada por la humanidad, ~1019 trans por año (~263) Toda la electrónica digital está basada en transistores MOS, en lógica complementaria (CMOS). Buena parte de la analógica también. Intel Pentium 1993, Primer procesador, INTEL 4004 (4 bits), transistores, 0,5um, 100MHz, 1971, transistores, 740kHz, 10um, 290mm2. 630mW, 12mm2 Intel Core i7 2013, 109 transistores, 22nm, 2-3GHz, mm2.

3 Ley de Moore Moore, 1965 (co-fundador de intel) Cada 18 meses se duplica el número de transistores en un circuito integrado. Luego se reformuló, se duplica el número de dispositivos cada dos años

4 Dispositivos en un proceso CMOS comercial.

5 Diodo en procesos CMOS B A Al SiO2 A n p- B diode symbol Cross-section of pn-junction in an IC process Elemento parásito en la mayor parte de los ICs digitales Algunos usos por e.g. en protección ESD, sensores de temp., etc

6 Formación de la zona de deserción Electric field hole diffusion electron diffusion p (a) Current flow. n hole drift electron drift Charge Density ρ + x Distance - Electrical Field Potential ξ x (c) Electric field. 0= T ln N A. N D. n 2 i V ψ0 -W 1 (b) Charge density. W2 x (d) Electrostatic potential.

7 Corriente del diodo.

8 Capacitancia de juntura La capacitancia de inversa de junturas P-N aparece en Cdb, y esta dependencia está modelada en SPICE.

9 El transistor MOS, modelo naif Fresh MOSFET: OFF state VG1 ~ 0* OFF state VG2< VT0 ON state VG3> VT0 POLY (G) POLY (G) POLY (G) VS = 0 VD > 0 (S) n+ (D) n+ VS = 0 VD > 0 (S) n (S) n (D) n+ + (B) Si p- (B) Si pinverse junctions, depletion zones (D) n + VD > 0 VS = 0 Depletion zone (B) Si pdepletion zone Conductive invertion zone

10 Capacitor MOS

11 Modos de polarización [MIT Open courses]

12 Transistor MOS, corte y layout

13 Sección real de un transistor XFAB mixed signal 0.8um

14 Símbolos MOSFETs canal n canal p

15 Corriente de drain.

16 Corriente de Drain

17 Corriente de Drain.

18 Saturación de corriente de drain

19 Modulación de Id con Vds Al variar Vds la región de pinch off se alarga igual que una juntura PN en inversa:

20

21 I-Vs en un viejo transistor de canal largo... 6 x 10-4 VGS= 2.5 V 5 Resistive Saturation 4 I D (A) VGS= 2.0 V 3 VDS = VGS - VT 2 VGS= 1.5 V 1 0 Quadratic Relationship VGS= 1.0 V V DS (V) 2 2.5

22 Relaciones I-V para canal largo

23 Modelo para análisis manual

24 I-Vs para transistores de canal largo pero no tanto. 2.5 x 10-4 VGS= 2.5 V Early Saturation 2 VGS= 2.0 V I D (A) 1.5 VGS= 1.5 V VGS= 1.0 V V DS (V) Linear Relationship

25 υ n (m/s) Saturación de velocidad de portadores υ sat = 10 5 Constant velocity Constant mobility (slope = µ) ξc = 1.5 ξ (V/µm)

26 Perspectiva ID Long-channel device VGS = VDD Short-channel device V DSAT VGS - V T VDS

27 ID versus VGS -4 6 x x linear quadratic ID (A) I D (A) quadratic VGS (V) Long Channel VGS (V) Short Channel 2 2.5

28 Curvas Id vs Vgs proceso 0,5um

29 C5: ID versus VDS Long Channel Short Channel

30 IBM 90nm, curvas IV 98µA 91µA 84µA 77µA 70µA 63µA 56µA 49µA 42µA 35µA 28µA 21µA 14µA 7µA 0µA 0.0V Id(M1) Id(M1) 77µA 70µA 63µA 56µA 49µA 42µA 35µA 28µA 21µA 14µA 0.1V 0.2V 0.3V 0.4V 0.5V 0.6V 0.7V 0.8V 0.9V 1.0V 7µA 0µA 0.0V Id(M1) e-005 1e-006 1e-007 1e-008 1e V 0.1V corriente subumbral 0.2V 0.3V 0.4V 0.5V 0.6V 0.7V 0.8V 0.9V 1.0V 0.1V 0.2V 0.3V 0.4V 0.5V 0.6V 0.7V 0.8V 0.9V 1.0V

31 Modelo simple vs SPICE 2.5 x 10-4 VDS=VDSAT 2 Velocity Saturated I D (A) 1.5 Linear 1 VDSAT=VGT 0.5 VDS=VGT Saturated V DS (V) 2 2.5

32 El transistor como switch IDI VGS V T VVGS ==VVD D GS DD D R on S RRmid mid D RR x 10 VVDS DS VVDD/2/2 DD 6 4 eq R (Ohm) V DD (V) VVDD DD

33 Capacitancias de pequeña señal en transistores MOS.

34 Dynamic Behavior of MOS Transistor G CGS CGD D S CGB CSB B CDB

35 Capacitancia del gate. Polysilicon gate Source xd n+ xd Ld W Drain n+ Gate-bulk overlap Top view Gate oxide tox n+ L Cross section n+

36 Capacitancia del gate. G G CGC D S Cut-off G CGC CGC D S Resistive D S Saturation Most important regions in digital design: saturation and cut-off

37 Capacitancia de gate, mejor modelo. CG C WLC ox WLC ox 2 CGC B C G CS = CG CD VG S WLC ox CG C 2WLC ox CG CS WLC ox 2 3 CGCD 0 VDS /( VG S-VT) 1 Capacitance as a function of VGS Capacitance as a function of the degree of saturation (with VDS = 0)

38 Capacitancia de difusión. Channel-stop implant NA 1 Side wall Source ND W Bottom xj Side wall LS Channel SubstrateN A

39 Junction Capacitance

40 Linearizing the Junction Capacitance Replace non-linear capacitance by large-signal equivalent linear capacitance which displaces equal charge over voltage swing of interest

41 Capacitancias en 0.5 µ m ON semi Cox ff/um2 Cov ff/um Cj ff/um mj Cjsw ff/um NMOS PMOS

42 Conducción subumbral. -2 The Slope Factor 10 qv GS Linear -4 I D ~ I 0e 10-6 Quadratic CD, n=1 C ox S is VGS for ID2/ID1 =10 I D (A) 10 nkt Exponential VT VGS (V) Typical values for S: mv/decade

43 Sub-Threshold ID vs VGS qv GS I D=I 0 e nkt 1 e qv DS kt

44 Summary of MOSFET Operating Regions Strong Inversion VGS > VT Linear (Resistive) VDS < VDSAT Saturated (Constant Current) VDS VDSAT Weak Inversion (Sub-Threshold) VGS VT Exponential in VGS with linear VDS dependence

45 Latch-up

46 Proceso ON semi C5 TRANSISTOR PARAMETERS W/L MINIMUM Vth 3.0/0.6 SHORT Idss Vth Vpt 20.0/0.6 WIDE Ids0 20.0/0.6 LARGE Vth Vjbkd Ijlk Gamma 50/50 K' (Uo*Cox/2) Low-field Mobility N-CHANNEL P-CHANNEL UNITS volts ua/um volts volts < 2.5 < 2.5 pa/um < volts volts pa V^ ua/v^2 cm^2/v*s

47 Proceso ON semi C5 FOX TRANSISTORS Vth GATE Poly PROCESS PARAMETERS N+ Sheet Resistance 83.1 Contact Resistance 58.9 Gate Oxide Thickness 141 PROCESS PARAMETERS Sheet Resistance Contact Resistance N+ACTIVE >15.0 P POLY M N\PLY 807 P+ACTIVE <-15.0 PLY2_HR 1103 COMMENTS: N\POLY is N-well under polysilicon. N_W 801 UNITS volts POLY M UNITS ohms/sq ohms M UNITS ohms/sq ohms angstrom

48 Proceso ON semi C5 CAPACITANCE PARAMETERS Area (substrate) Area (N+active) Area (P+active) Area (poly) Area (poly2) Area (metal1) Area (metal2) Fringe (substrate) Fringe (poly) Fringe (metal1) Fringe (metal2) Overlap (N+active) Overlap (P+active) N P+ 721 POLY POLY2 M M M N_W 92 UNITS af/um^2 af/um^2 af/um^2 af/um^2 af/um^2 af/um^2 af/um^2 af/um af/um af/um af/um af/um af/um