2.3. Modelado de los transistores MOS.

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1 Ingeniería Técnica de Telecomunicación SS. EE. Curso 3º Microelectrónica I 2010/11 Resumen TEMA 2. Dispositivos y modelos MOS Modelado de los transistores MOS. Modelos SPICE del transistor MOS. No es posible describir con ecuaciones sencillas los transistores modernos. El desarrollo de herramientas de CAD hace factible su simulación. La simulación de circuitos permite refinar los diseños electrónicos. La extracción de los dispositivos asociados a un layout permite una simulación eléctrica precisa. SPICE es la herramienta de simulación eléctrica más ampliamente utilizada (Universidad de Berkeley). Mxxxx: MOSFETs General form: MXXXXXXX ND NG NS NB MNAME <L=VAL> <W=VAL> <AD=VAL> <AS=VAL> + <PD=VAL> <PS=VAL> <NRD=VAL> <NRS=VAL> <OFF> + <IC=VDS, VGS, VBS> <TEMP=T> Examples: M MODM L=5U W=2U M MOD1 L=10U W=5U AD=100P AS=100P +PD=40U PS=40U ND, NG, NS, and NB are the drain, gate, source, and bulk (substrate) nodes, respectively. Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 1

2 MNAME: the model name. L, W: the channel length and width, in meters. AD, AS : the areas of the drain and source diffusions, in meters2. PD, PS: perimeters of the drain and source, in meters (0 by default). NRD, NRS: designate the equivalent number of squares of the drain and source diffusions; these values multiply the sheet resistance RSH specified on the.model control line for an accurate representation of the parasitic series drain and source resistance of each transistor (1 by default). SPICE permite elegir para simulación entre varios modelos de transistor MOS. - Modelo: Conjunto de parámetros que pueden ser utilizados por la herramienta para caracterizar el comportamiento de un transistor. La instrucción level se emplea para realizar la elección del modelo. - El nivel 1 utiliza las ecuaciones comentadas en el tema anterior. - El nivel 2 es un modelo más complejo denominado de control de carga. - El nivel 3 está asociado a un modelo empírico. Los modelos anteriores presentan limitaciones que se acentúan cuando se simula el comportamiento de transistores de canal corto (longitud de canal inferior a 1 micra). Son utilizados para obtener una estimación inicial del comportamiento del circuito. Para que una simulación aporte resultados fiables, es necesario disponer de los parámetros tecnológicos de los dispositivos. Los parámetros tecnológicos son aportados por el fabricante, y deben ser el resultado de numerosas medidas, así como del análisis estadístico de valores tomados en el proceso de fabricación industrial. En los procesos CMOS modernos, es el modelo BSIM (Berkeley Submicron IGFET Model) el que proporciona simulaciones más precisas. Es un modelo obtenido partiendo de una extracción automatizada de parámetros. Describe, en sus distintas variantes, el modo de operación de Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 2

3 transistores MOS con una longitud de canal superior (BSIM1) ó inferior a una micra (BSIM2, BSIM3). SPICE level 1, 2, 3 and 6 parameters: Name parameter units default Ex. LEVEL model index - 1 VTO zero-bias threshold voltage V (VTO) KP transconductance parameter A/V 2 2.0e-5 3.1e-5 GAMMA bulk threshold parameter (γ) V 1/ PHI surface potential (φ) V LAMBD channel-length modulation 1/V A (MOS1 and MOS2 only) (λ) RD drain ohmic resistance Ω RS source ohmic resistance Ω CBD zero-bias B-D junction F fF capacitance CBS zero-bias B-S junction F fF capacitance IS bulk junction saturation current A 1.e e-15 (IS) PB bulk junction potential V CGSO gate-source overlap capacitance F/m e-11 per meter channel width CGDO gate-drain overlap capacitance F/m e-11 per meter channel width CGBO gate-bulk overlap capacitance F/m e-10 per meter channel length RSH drain and source diffusion sheet resistance Ω/[] CJ zero-bias bulk junction bottom F/m e-4 cap per sq.-meter of junction area MJ bulk junction bottom grading coefficient. CJSW zero-bias bulk junction sidewall cap. per meter of junction perimeter F/m e-9 Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 3

4 Name parameter units default Ex. MJSW bulk junction sidewall grading coefficient (level1 ) 0.33 (level2, 3) JS bulk junction saturation current A/m 2 1.0e-8 per sq.-meter of junction area TOX Oxide thickness meter 1.0e-7 1.0e-7 NSUB Substrate doping 1/cm e15 NSS Surface state density 1/cm e10 NFS fast surface state density 1/cm e10 TPG type of gate material: opp. to substrate -1 same as substrate 0 Al gate XJ Metallurgical junction depth meter 0.0 1µ LD lateral diffusion meter µ UO surface mobility cm 2 /Vs UCRIT critical field for mobility V/cm 1.0e4 1.0e4 degradation (MOS2 only) UEXP critical field exponent in mobility degradation (MOS2 only) UTRA Transverse field coefficient (mobility) (deleted for MOS2) VMAX Maximum drift velocity of m/s e4 carriers NEFF total channel-charge (fixed and mobile) coefficient (MOS2 only) KF flicker noise coefficient e-26 AF flicker noise exponent FC Coefficient for forward-bias depletion capacitance formula DELTA width effect on threshold voltage (MOS2 and MOS3) THETA mobility modulation (MOS3 only) 1/V Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 4

5 Name parameter units default Ex. ETA static feedback (MOS3 only) KAPPA Saturation field factor (MOS only) TNOM Parameter measurement temperature C Los valores que utilizan los modelos, no están siempre relacionados con expresiones analíticas simples. Los valores de los parámetros asociados a los niveles 4 y 5 se obtiene experimentalmente del proceso de fabricación. No se fijan parámetros por defecto. Esto supone que si no se define el valor de alguno de los parámetros, la herramienta de simulación enviará un mensaje de error. Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 5

6 SPICE BSIM (level 4) parameters. name parameter units VFB flat-band voltage V PHI surface inversion potential V K1 body effect coefficient V 1/2 K2 drain/source depletion charge-sharing - coefficient ETA zero-bias drain-induced barrier-lowering - coefficient MUZ zero-bias mobility cm 2 /V-s DL shortening of channel µm DW narrowing of channel µm U0 zero-bias transverse-field mobility degradation coefficient V -1 U1 zero-bias velocity saturation coefficient µm/v X2MZ sens. of mobility to substrate bias at Vds=0 cm 2 /V 2 -s X2E sens. of drain-induced barrier lowering effect to substrate bias V -1 X3E sens. of drain-induced barrier lowering effect to drain bias at Vds=Vdd V -1 X2U0 sens. of transverse field mobility degradation effect to substrate bias V -2 X2U1 sens. of velocity saturation effect to substrate bias µmv -2 MUS mobility at zero substrate bias and at Vds=Vdd cm 2 /V 2 -s Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 6

7 SPICE BSIM (level 4) parameters. name parameter units X3MS sens. of mobility to drain bias at Vds=Vdd cm 2 /V 2 - s X3U1 sens. of velocity saturation effect on drain bias µmv at Vds=Vdd TOX gate oxide thickness µm TEMP temperature at which parameters were C measured VDD measurement bias range V CGDO gate-drain overlap capacitance per meter F/m channel width CGSO gate-source overlap capacitance per meter F/m channel width CGBO gate-bulk overlap capacitance per meter channel length F/m XPART gate-oxide capacitance-charge model flag - N0 zero-bias sub threshold slope coefficient - NB sens. of sub threshold slope to substrate bias - ND sens. of sub threshold slope to drain bias - RSH drain and source diffusion sheet resistance Ω/[] JS source drain junction current density A/m 2 PB built in potential of source drain junction V MJ Grading coefficient of source drain junction - PBSW built in potential of source, drain junction V sidewall MJSW grading coefficient of source drain junction sidewall - CJ Source drain junction capacitance per unit area F/m 2 CJSW source drain junction sidewall capacitance per F/m unit length WDF source drain junction default width m DELL Source drain junction length reduction m Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 7

8 La mayor frustración que supone el uso del modelo BSIM dentro del programa SPICE, son los problemas de convergencia que pueden aparecer en la simulación de un circuito. Las modificaciones de los parámetros de tolerancia en el cálculo de intensidad y del voltaje permiten facilitar la convergencia. Estos parámetros son: ABSTOL, VNTOL y RELTOL. ABSTOL=x VNTOL=x RELTOL=x Sets the absolute current error tolerance of the program. The default value is 1 picoamp. Sets the absolute voltage error tolerance of the program. The default value is 1 microvolt. Resets the relative error tolerance of the program. The default value is (0.1%). El aumento de estos parámetros acelera la simulación del circuito y facilita la convergencia del proceso. Por el contrario se pierde precisión en los datos que se obtienen. Example:.OPTIONS ABSTOL=1N VNTOL=1M Errores con Spice - La primera línea del fichero es un comentario. - Un megaohmio se representa mediante 1MEG. - Un faradio por 1. No por 1F que es un femto-faradio. - Las áreas de fuente y drenador se definen en picómetros cuadrados. - Para conseguir una correcta simulación de un transitorio se debe definir en.tran un paso de impresión adecuado. - La anchura y longitud de los MOS se especifica mediante la letra u que representa micras. - Se deben definir correctamente los contactos a substrato de los transistores. Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 8

9 Escala de parámetros. Scale Symbol Name F femto P pico N nano U micro M milli- 103 K kilo- 106 MEG mega- 109 G giga T tera- Principales parámetros usados para caracterizar un transistor MOS.. M nfet W=1u L=0.5u AS=1p AD=1p PS=3u PD=3u...MODEL nfet NMOS TOX=1E-8 CGB0=345p CGS0=138p +CGD0=138p CJ=775u CJSW=344p MJ=0.35 MJSW=0.26 +PB=0.75 Alcatel 0,5um Process Parameters sym param nmos pmos units description Vt0 VTO V threshold voltage Tox TOX 1E-8 1E-8 m oxide thickness NA NSUB 4E16 4E16 cm -3 substrate doping density m U0 588, cm 2 /Vs charge mobility LD LD 2.35E-7 3E-7 m lateral difusión Cgb0 CGB0 3.45E-10 F/m overlapping cap per 2L Cgs0 CGS0 1.38E-10 F/m overlapping cap per W Cgd0 CGD0 1.38E-10 F/m overlapping cap per W Cj CJ 7.75E E-4 F/m 2 zero-bias cap / unit A Cjsw CJSW 3.44E E-10 F/m zero-bias cap per unit P Mj MJ grading coeff for bottom Mjsw MJSW grading coeff sidewall Vb PB V built-in voltage Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 9

10 Ejercicio Especificar la sentencia de Spice necesaria para simular el layout de la figura. Considerar que el tipo de transistor es CMOSN. L = 10µm W = 15µm lado_a_drain= 20µm lado_b_drain= 20µm lado_a_source =25µm lado_b_source =30µm Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 10

11 Ejercicio Indicar el valor del área y del perímetro de los terminales de fuente y drenador asociados al transistor nmos cuyo layout se representa en la figura. Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 11

12 Modelo Digital del MOS Consideremos el siguiente circuito: La capacidad está inicialmente cargada a VDD. Efectos resistivos Si V gs =0 entonces el transistor está off y la tensión en el drenador es V DD. Si la tensión de puerta cambia de 0 a V DD, la corriente en el drenador viene dada por la siguiente expresión: Después del cambio si la tensión de V gs se mantiene en V DD, I D se hace aproximadamente cero y V DS =0. Se estima la resistencia entre fuente y drenador como: Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 12

13 Si V GS >V DD /2 el transistor se comporta como un cortocircuito entre fuente y drenador. Si V GS <V DD /2 el transistor se comporta como un circuito abierto. Modelo digital: Efectos capacitivos Incluiremos en nuestro modelo digital los efectos capacitivos que presenta el transistor MOS cuando opera en zona lineal. Es decir C gs =C gd =½ C ox. Es esta una sobreestimación del valor de las capacidades parásitas porque cuando el transistor está en saturación, la capacidad puerta-drenador la determina el solapamiento de la puerta con la difusión lateral del transistor. Para contrarrestar esta sobreestimación, se van a despreciar las capacidades de deplexión que aparecen tanto entre drenador y substrato como entre fuente y substrato. Cuando el transistor nmos pasa de estar en corte a operar en zona lineal la diferencia de potencial drenador-puerta ha cambiado en 2*V dd. La capacidad C gd puede romperse en dos componentes, una entre puerta-tierra, de valor C ox, y otra drenador-tierra de valor también C ox. Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 13

14 El modelo digital tendrá como capacidad de entrada la suma de dos capacidades en paralelo, C gs y C ggnd, de valores ½ C ox y C ox, respectivamente. Es decir: C inn =3/2C ox La capacidad de salida se corresponde con la capacidad drenador-tierra. Es decir C outn =C ox. El modelo digital del transistor es entonces: La constante de tiempo para un transistor de canal n viene dada por: Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 14

15 El modelo BSIM modifica la caracterización de este valor de la resistencia para los transistores de canal corto. Incluye el factor MUZ asociado a la movilidad. Para la tecnología de referencia, (CN20), los valores de R n y R p utilizando la movilidad definida por el modelo BSIM son los siguientes: El valor de R n aplicando el modelo BSIM es: El valor de R p aplicando el modelo BSIM es: Valor de C OX para esta tecnología: La constante de tiempo para un transistor de longitud mínima (2 µm) es: Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 15

16 Para la tecnología de canal largo (1µm), los valores de R n, R p, τ n y τ p son los siguientes: El valor de R n es: El valor de R p es: R n =15K*L/W R p =45K*L/W C ox=1.75ff/µm 2 τn=r n*(l/w)*c ox*w*l=15k *C ox *L 2 τp=r p*(l/w)*c ox*w*l=45k *C ox *L 2 Para un transistor de 1 micra de longitud: τ n =26.25ps=(aprox.) 25 ps τ p =78.75ps=(aprox.) 75 ps Para la tecnología de canal corto (50nm), los valores de R n, R p, τ n y τ p son los siguientes: El valor de R n es: R n =1.7K. µm /W(µm) ó R n =34K.(L/W) El valor de R p es: R p =3.4K. µm /W(µm) ó R p =68K.(L/W) C ox=25ff/µm 2 τn=rn*c ox*l=1.7k *C ox *L(µm) ó τn= 34K *62.5aF *L(número de veces 0.050µm) τp=rp*c ox*l=3.4k *C ox *L(µm) ó τp= 68K *62.5aF *L(número de veces 0.050µm) Para un transistor de 50nm de longitud: τ n =2.125ps=(aprox.) 2.1 ps τ p =4.25ps=(aprox.) 4.2 ps Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 16

17 El tiempo de propagación entre el 50% del cambio en la entrada y el 50% de la salida se denominan t PLH y t PHL. Los tiempos de subida y bajada de las entradas, cambio entre el 10% y el 90%, se denominan t r y t f. Los tiempos de subida y bajada en la salida se denominan t LH y t HL. El tiempo de retraso en un circuito RC viene dado por la siguiente expresión: t retraso = 0.7 *R * C El tiempo de subida y bajada en la salida de un circuito RC, se expresa por: t r, t f = 2.2 * R * C En el modelo digital que va a ser utilizado los tiempos de propagación son aproximados por: t PHL, t PLH = 0.7 R n, p * C tot Los tiempos de subida y bajada en la salida van a aproximarse por: t HL, t LH = 2.2 * R n,p * C tot donde Ctot es la capacidad entre el drenador y tierra. Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 17

18 Ejercicio Calcular los tiempos de subida y de propagación de los circuitos de la figura. Los transistores están diseñados en tecnología de una micra: R n =15K* L/W R p =45K* L/W C ox = C ox *W*L = 1.75fF/µm 2 *W*L L=1µm W=10µm C=50fF Ejercicio Calcular los tiempos de subida y de propagación de los circuitos de la figura. Los transistores están diseñados en tecnología de 50nm: R n =1.7K.µm/W R p =3.4K.µm/W C ox =C ox *W*L = 25fF/µm 2 *W*L L=50nm W=500nm C=50fF Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 18

19 Ejercicio Calcular el tiempo de propagación del circuito de la figura. El transistor está diseñado en tecnología de 50nm: Rn=1.7K.µm/W Rp=3.4K.µm/W Cox=C ox*w*l=25ff/µm 2 *W*L L=50nm W=500nm C=20fF Ejercicio Calcular el tiempo de propagación del circuito de la figura. El transistor está diseñado en tecnología de 50nm: Rn=1.7K.µm/W Rp=3.4K.µm/W Cox=C ox*w*l=25ff/µm2 *W*L L=1000nm W=1000nm C=20fF Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 19

20 Ejercicio Calcular el tiempo de propagación del circuito de la figura. Los transistores están diseñados en tecnología de una micra: R n =15K* L/W C ox = C ox *W*L = 1.75fF/µm 2 *W*L Ejercicio Calcular el tiempo de propagación del circuito de la figura. Los transistores están diseñados en tecnología de 50nm: Rn=1.7K.µm/W Rp=3.4K.µm/W Cox=C ox*w*l=25ff/µm2 *W*L L1=50nm L2=500nm W=500nm C=20fF Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 20

21 Retraso de un transistor de paso Capacidad de entrada: Cin=C ox /2 Capacidad total de carga: Ctot=C L +(C ox /2) t delay =0.7*Rn,p*Ctot Ejercicio Calcular el tiempo de propagación del circuito de la figura. El transistor está diseñado en tecnología de una micra: R n =15K* L/W C ox = C ox *W*L = 1.75fF/µm 2 *W*L Ejercicio Calcular el tiempo de propagación de los circuitos de la figura. Los transistores están diseñados en tecnología de 50nm: R n =1.7K.µm/W R p =3.4K.µm /W C ox =C ox *W*L=25fF/µm 2 *W*L L1=50nm L2=50nm W1=500nm W2=1µm C=50fF Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 21

22 Retraso de una cadena de N transistores de paso Suma del retraso de una línea de transmisión RC más el retraso asociado a la capacidad de carga C L. t dlínea =0.35*Rn*Cox*N 2 t dcarga =0.7*N* Rn*C L t delay =0.35*Rn*Cox*N *N* Rn*C L Ejercicio Calcular el tiempo de propagación del circuito de la figura. Los transistores están diseñados en tecnología de una micra: R p =45K* L/W C ox = C ox *W*L = 1.75fF/µm 2 *W*L Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 22

23 Ejercicio Calcular el tiempo de propagación del circuito de la figura. Los transistores están diseñados en tecnología de 50nm: R p =3.4K.µm/W C ox = C ox *W*L = 25fF/µm 2 *W*L L=50nm W=1µm C=10fF Retraso de una puerta de transmisión t delay = 0.7 * (Rn Rp)*(C ox +C L ) Ejercicio Calcular el tiempo de propagación del circuito de la figura. Los transistores están diseñados en tecnología de 50nm: R n =1.7K.µm/W R p =3.4K.µm/W C ox =C ox *W*L=25fF/µm 2 *W*L L1=50nm L2=50nm W1=500nm W2=1µm C=50fF Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 23

24 Ejercicio Calcular los tiempos de subida y de propagación de los circuitos de la figura. Suponer inicialmente cargadas a Vdd y gnd las capacidades respectivas: L =2µm W = 10µm C=150fF Tecnología CN20 R n =12K* L/W R p =36K* L/W C ox = 800 af/µm 2 Ejercicio a) b) Calcular los tiempos de subida y de propagación de los circuitos de la figura, utilizando la tecnología CMOS14TB: C ox = 3.7 af/µm 2 R n = 9K µm/w R p = 18K µm/w L = 0.6µm W = 0.9µm C = 50fF a) b) Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 24

25 Ejercicio Dibujar la representación esquemática del circuito cuya descripción mediante SPICE se muestra seguidamente. Indicar de manera aproximada la tensión en los nudos 3, 5 y 6. La tensión en el nudo de entrada, V 1, es el pulso que aparece en la figura. Considerar como tensión umbral de los transistores nmos 1.5 voltios y -1.7 voltios para los pmos. Fichero SPICE M CMOSNB L=2u W=3u M CMOSNB L=2u W=3u M CMOSPB L=2u W=3u R MEG Vin 1 0 DC 0 AC 0 0 PULSE(0 5 0n 1n 1n 10n 25n) V 4 0 DC 5 AC 0 0.MODEL CMOSNB NMOS LEVEL=4.MODEL CMOSPB PMOS LEVEL=4.OPTION ABSTOL=1U ITL4=100 RELTOL=0.01 VNTOL=.1m.tran 1n 25n 0.5n.end Resumen_Tema 2.3_10_11 Microelectrónica I I.T.T. SS.EE. 25