TE 2030 Sistemas Digitales Avanzados

Transcripción

1 TE 2030 Sistemas Digitales Avanzados Dr. Andrés David García García Departamento de Mecatrónica Campus Estado de México

2 Objetivo de la materia Al finalizar el curso los alumnos serán capaces de: Conocer el principio de operación y los parámetros más importantes de las familias lógicas. Conocer el principio de operación de los dispositivos lógicos programables. Comprender los conocimientos básicos para el diseño basado en lenguajes de descripción material. Diseñar e integrar cada una de las partes que conforman a un sistema computacional. EDIA/DMK/ADGG 2

3 Temario 1. Familias Lógicas Parámetros eléctricos de las familias lógicas. Fan in, Fan out, alta impedancia, corrientes y voltajes. Familias lógicas: TTL, ECL y CMOS. Compatibilidad entre familias lógicas. 2. Introducción a los circuitos lógicos programables Dispositivos de memoria semiconductor Evolución histórica de los PLDs Organización y arquitectura de CPLDs Organización y arquitectura de FPGAs Estado del arte del diseño con PLDs EDIA/DMK/ADGG 3

4 Temario 3. Descripción de Circuitos Combinatorios utilizando HDLs Simulación y síntesis. Concurrencia. Niveles de descripción: estructural, ecuaciones, funcional, RTL. Descripción de circuitos en módulos. 4. Descripción de Circuitos Secuenciales utilizando HDLs Lógica secuencial Descripción de Flip-Flops. Descripción de registros y contadores. Descripción de máquinas de estados. Descripción de unidades de control. EDIA/DMK/ADGG 4

5 Temario 5. Diseño de Interfaces de entrada y salida utilizando HDLs Dispositivos de entrada. Dispositivos de salida. 6. Diseño y construcción de circuitos aritméticos Aritmética de números enteros. Aritmética de números de punto fijo. Aritmética de números de punto flotante. 7. Descripción de un sistema digital utilizando lógica programable Descripción de una unidad de control. Estructura de una Unidad Central de Procesamiento (CPU) Implementación de un sistema EDIA/DMK/ADGG 5

6 Bibliografía Roth, Ch. Jr. Digital Systems Design Using VHDL.PWS Publishing Company, 2a Ed. Roth, Ch. Jr. Fundamentals of Logic Design, PWS Publishing Company, 2a Ed. Brown, Vranesic. Fundamentals of Digital Logic with VHDL, McGrawHill. 2nd edition. Tocci y Widmer, Sistemas Digitales, Principios y Aplicaciones. Pearson Educación. 9ª. Ed. Sjoholm, Lindh. VHDL for Designers. Prentice Hall. Wakerly, J. Digital Design: Principles and Practices. Prentice Hall.3a. Ed. Tokheim, Digital Electronics. McGraw-Hill, 5a. Ed. Morris/Mano. Logic and Computer Design Fundamentals. Prentice Hall. Nelso, Nagle, Carroll, Irwin. Análisis y diseño de circuitos lógicos digitales. Prentice Hall. Uyemura. Diseño de sistemas digitales. Thomsom. EDIA/DMK/ADGG 6

7 Políticas del curso Se tomara asistencia al inicio de cada sesión de clase, si un alumno llega tarde puede quedarse en la sesión con la falta respectiva. El límite de faltas es 6. La figura de retardo no existe en el reglamento. La entrada y salida al salón durante la clase debe realizarse de la forma mas discreta posible. No se permite comer ni beber dentro del salón de clases. EDIA/DMK/ADGG 7

8 Políticas del curso Se debe mantener el teléfono celular en modo Silencioso o preferentemente apagado. No se permite contestar ni hacer llamadas de celular dentro del salón. No se permite el uso de Smarphones, Tablets ni de ningún artefacto electrónico portátil. El uso de la computadora portátil (Laptop) se permitirá solamente cuando el profesor lo indique. EDIA/DMK/ADGG 8

9 Evaluación PRIMER PARCIAL Fecha 13-ago 20-ago 27-ago 03-sep 10-sep 17-sep 24-sep Porcentaje 5% 5% 5% 5% 5% 5% 5% 2% 2% 39% Ex. Eval. 1 Eval. 2 Eval. 3 Eval. 4 Eval. 5 Eval. 6 Tarea 1 Tarea 2 Acumulado Rubro Diagnóstico SEGUNDO PARCIAL Fecha 01-oct 08-oct 15-oct 22-oct 29-oct 05-nov Porcentaje 5% 5% 5% 5% 5% 5% 5% 2% 2% 39% Rubro Actividad Eval. 1 Eval. 2 Eval. 3 Eval. 4 Eval. 5 Eval. 6 Tarea 1 Tarea 2 Acumulado NOTA: Para efectos del reporte de calificación del primero y segundo parcial, el promedio de las evaluaciones continuas será el 80% y las tareas el 20% de la nota reportada en boleta. EDIA/DMK/ADGG 9

10 Evaluación TERCER PARCIAL Fecha 12-nov 19-nov Porcentaje 5% 5% 10% 2% 22% Rubro Av. Proy Proy Examen Final Tarea Acumulado EVALUACIÓN SEMESTRAL Porcentaje 39% 39% 22% 100% 10% Rubro Parcial 1 Parcial 2 Parcial 3 FINAL Taller Dibujo El porcentaje del taller de Bocetos será aplicado al final del semestre, sea que se haya cursado en Enero-Mayo 2015 o en Agosto-Diciembre EDIA/DMK/ADGG 10

11 Sistemas Lógicos (repaso) Los circuitos lógicos basa su funcionamiento en la lógica de conjuntos Principio fundamental de los circuitos lógicos: Falso: 0 (cero lógico) Verdadero: 1 (uno lógico) Al tratarse de un dispositivo electrónico, estos estados se representan por un nivel de tensión eléctrica o Voltaje. EDIA/DMK/ADGG 11

12 Sistemas Lógicos (repaso) Niveles lógicos de voltaje: 5V 1 (estado lógico alto ) Umbral de ruido (nivel indefinido) Indecisión 0, 1? 0V 0 (estado lógico bajo ) EDIA/DMK/ADGG 12

13 Sistemas Lógicos Construcción de un dispositivo lógico basado en niveles de tensión eléctrica (Voltaje): Ley de Ohm: I V = I*R V = Voltaje I = Corriente R = Resistencia DC V R + VR - La ley de Ohm establece que la tensión (Volts) medida entre las terminales de un elemento resistivo es igual al valor de resistencia (en Ohms) multiplicada por la corriente (en Amperes) que pasa por el resistor. EDIA/DMK/ADGG 13

14 Sistemas Lógicos IR IRb División de corriente R Rb IRa Ra IRb Rb División de voltaje IRa Ra EDIA/DMK/ADGG 14

15 Sistemas Lógicos Equivalente eléctrico de los niveles lógicos: Los niveles lógicos pueden ser vistos como un switch: S 0 es un circuito abierto 1 es un circuito cerrado 0 1 EDIA/DMK/ADGG 15

16 Sistemas Lógicos Ejemplos: Switches en serie: A S S B La función lógica que hace que A=B es una AND. Switches en paralelo: A S S B La función lógica que hace que A=B es una OR. EDIA/DMK/ADGG 16

17 Sistemas Lógicos Ejemplos: X Y X AND Y X Y X OR Y EDIA/DMK/ADGG 17

18 Circuitos Digitales Los transistores que mas se usan en la construcción de compuertas lógicas son BJT y MOS: Colector Colector n p Base Tipo N p n Base Tipo P n p Emisor Emisor EDIA/DMK/ADGG 18

19 Circuitos Digitales El funcionamiento de un transistor en circuitos digitales es el siguiente: S S R D D S Corte D S D S Saturación D EDIA/DMK/ADGG 19

20 El Diodo Unión de Material N, y Material P EDIA/DMK/ADGG 20

21 Tecnologías de Circuitos Integrados BJT: Transistor Bipolar de Juntura: Colector Base Emisor EDIA/DMK/ADGG 21

22 Tecnologías de Circuitos Integrados BJT: Transistor Bipolar de Juntura: C C Tipo N: Corte: Vb = 0 Saturación: Vb = Vc Tipo P: Corte: Vb = Vc Saturación: Vb = 0 B Saturación B E C Vb = Vc Vb = 0 Tipo N B B E C Vb = 0 Corte Vb = Vc Tipo P E E EDIA/DMK/ADGG 22

23 Tecnologías de Circuitos Integrados BJT: Transistor Bipolar de Juntura: El circuito mas simple de construir es un inversor: VDD Resistencia de Pull-Up Vin Vout Vin 0 1 Vout 1 0 EDIA/DMK/ADGG 23

24 Tecnologías de Circuitos Integrados Tecnología TTL (Transistor-Transistor Logic): V S = E0 * E1 EDIA/DMK/ADGG 24

25 Familias Lógicas: efectos eléctricos de la TTL Simulación cuasi-real de un inversor TTL Q1 Q3 V1 = 0 V2 = 5 TD = 0.1us TR = 0.1us TF = 0.1us PW = 4.5us PER = 10us V2 V Q2 Q2N2605 Q2N2222 V Q4 Q2N2605 Q2N2222 V C2 0.1n 5Vdc V1 I 0 EDIA/DMK/ADGG 25

26 Familias Lógicas: efectos eléctricos de la TTL Simulación cuasi-real de un inversor TTL: EDIA/DMK/ADGG 26

27 Familias Lógicas: efectos eléctricos de la TTL Simulación cuasi-real de un inversor TTL: EDIA/DMK/ADGG 27

28 Familias Lógicas: efectos eléctricos de la TTL Simulación cuasi-real de un inversor TTL: EDIA/DMK/ADGG 28

29 Familias Lógicas: Parámetros eléctricos de la TTL Voltajes y Corrientes: Alto: I_OH V_OH I_IH V_IH Bajo: I_OL V_OL I_IL V_IL EDIA/DMK/ADGG 29

30 Familias Lógicas: Parámetros Voltajes y Corrientes: 5V = 1 0V = 0 eléctricos de la TTL qué pasa si no se garantizan esos voltajes? EDIA/DMK/ADGG 30

31 Familias Lógicas: Parámetros Voltajes y Corrientes: a partir de donde toma la decisión? eléctricos de la TTL Se definen regiones de certitud para el 0 y el 1, la región fuera de estos rangos se llama Umbral de Ruido : EDIA/DMK/ADGG 31

32 Familias Lógicas: Parámetros Voltajes y Corrientes: eléctricos de la TTL EDIA/DMK/ADGG 32

33 Familias Lógicas: Parámetros Voltajes y Corrientes: eléctricos de la TTL EDIA/DMK/ADGG 33

34 Familias Lógicas: Parámetros Inmunidad al ruido: Margen de Ruido (V_NH, V_NL) Voltaje de Salida Voltaje de Entrada 1 V_OH min V_NH V_IH min 1 Umbral de ruido (nivel indefinido) V_IL max Umbral de ruido (nivel indefinido) 0 V_OL max V_NL 0 EDIA/DMK/ADGG 34

35 Familias Lógicas: Parámetros eléctricos de la TTL Voltajes y Corrientes: Umbral de Ruido Margen de Ruido Tiempos de Propagación IDEAL REAL Respuesta de la compuerta Tiempos de propagación EDIA/DMK/ADGG 35

36 Familias Lógicas: Parámetros eléctricos de la TTL Voltajes y Corrientes: Tiempos de Propagación Corrientes de entrada Corrientes de salida FAN-IN FAN-OUT EDIA/DMK/ADGG 36

37 Familias Lógicas: Parámetros Voltajes y Corrientes: eléctricos de la TTL Corrientes de entrada necesarias para interpretar niveles lógicos (FAN-IN) Corrientes de salida necesarias para alimentar la siguiente etapa (FAN-OUT) Cuántas entradas de compuertas lógicas del mismo tipo puede alimentar una salida TTL? EDIA/DMK/ADGG 37

38 Familias Lógicas: Parámetros Voltajes y Corrientes: eléctricos de la TTL Cuántas entradas de compuertas lógicas del mismo tipo puede alimentar una salida TTL? La corriente de salida en ALTO debe ser suficiente para alimentar a todas las entradas. EDIA/DMK/ADGG 38

39 Familias Lógicas: Parámetros Voltajes y Corrientes: eléctricos de la TTL Cuántas entradas de compuertas lógicas del mismo tipo puede alimentar una salida TTL? La corriente de salida en BAJO debe ser suficiente para soportar la suma de todas las corrientes de entradas. EDIA/DMK/ADGG 39

40 Familias Lógicas: Parámetros FAN_IN, FAN_OUT: Tarea: Investigar los parámetros de voltaje, corriente, Margen de Ruido y tiempos de propagación de un circuito TTL y un circuito CMOS. Investigar la forma en que debe conectarse una salida MOS a una entrada TTL y vice-versa EDIA/DMK/ADGG 40

41 Tecnologías de Circuitos Integrados Tecnología TTL (Transistor-Transistor Logic): V S = E0 * E1 EDIA/DMK/ADGG 41

42 Tecnologías de Circuitos Integrados Tecnología TTL (Transistor-Transistor Logic): VDD R1 4k R4 1.6k R3 130 V1 = 5V V2 = 0V TD = 0.1u TR = 0.15u TF = 0.15u PW = 6u PER = 13u V2 V V1 = 5V V2 = 0V TD = 0.1u TR = 0.15u TF = 0.15u PW = 13u PER = 26u A B V3 V Q1_bis PN2222 Q1 PN2222 GND INT INT1 Q2 PN2222 R2 1k INT2 Q3 PN2222 D3 D1N4004 OUT Q4 PN V C1 0.1n 5Vdc V5 0 EDIA/DMK/ADGG 42

43 Tecnologías de Circuitos Integrados Tecnología TTL (Transistor-Transistor Logic): EDIA/DMK/ADGG 43

44 Tecnologías de Circuitos Integrados Tecnología TTL (Transistor-Transistor Logic): EDIA/DMK/ADGG 44

45 Tecnologías de Circuitos Integrados Tecnología TTL (Transistor-Transistor Logic): VDD R1 4k R4 1.6k R3 130 R5 4k R8 1.6k R7 130 V1 = 5V V2 = 0V TD = 0.1u TR = 0.15u TF = 0.15u PW = 6u PER = 13u V2 V V1 = 5V V2 = 0V TD = 0.1u TR = 0.15u TF = 0.15u PW = 13u PER = 26u A B V3 V Q1_bis PN2222 Q1 PN2222 GND INT INT1 Q2 PN2222 R2 1k INT2 Q3 PN2222 D1 D1N4004 OUT_int Q4 PN V C1 0.01n Q5_bis PN2222 Q5 PN2222 INT3 INT4 Q8 PN2222 R6 1k INT5 Q6 PN2222 D2 D1N4004 OUT Q7 PN V C2 0.1n 5Vdc V5 0 EDIA/DMK/ADGG 45

46 Tecnologías de Circuitos Integrados Tecnología TTL (Transistor-Transistor Logic): EDIA/DMK/ADGG 46

47 Tecnologías de Circuitos Integrados Tecnología TTL (Transistor-Transistor Logic): EDIA/DMK/ADGG 47

48 Tecnologías de Circuitos Integrados Tecnología DTL (Diode-Transistor Logic): V S = E0 * E1 * E2 EDIA/DMK/ADGG 48

49 Tecnologías de Circuitos Integrados Tecnología ECL (Emmeter-Coupled Logic): V S = E EDIA/DMK/ADGG 49

50 Tecnologías de Circuitos Integrados Tecnología I2L (Integrated Injection Logic): EDIA/DMK/ADGG 50

51 Tecnologías de Circuitos Integrados I2L: EDIA/DMK/ADGG 51

52 Tecnologías de Circuitos Integrados MOS : Metal Oxyde Semiconductor. Creado por RCA en 1962: Tox W Poli-silicio Oxido (SIO2) n+ n+ p- L EDIA/DMK/ADGG 52

53 Tecnologías de Circuitos Integrados Funcionamiento de un transistor MOS: EDIA/DMK/ADGG 53

54 Tecnologías de Circuitos Integrados Funcionamiento de un transistor MOS: EDIA/DMK/ADGG 54

55 Tecnologías de Circuitos Integrados Funcionamiento de un transistor MOS: EDIA/DMK/ADGG 55

56 Tecnologías de Circuitos Integrados Régimen de transistor en corte: VGS < VT VT = Threshold Voltage No hay canal Vsource = 0 Vgate = 0 Vdrain = 0 n+ n+ p- EDIA/DMK/ADGG 56

57 Tecnologías de Circuitos Integrados Régimen de transistor en conducción: VGS >VT Creación de un canal de conducción Cambio de la conductividad del substrato Vsource = 0 Vgate = 5 Vdrain = 0 n+ n+ p- EDIA/DMK/ADGG 57

58 Tecnologías de Circuitos Integrados Régimen de transistor lineal: VGS y VDS >VT Aparición de la corriente de IDS Corriente y voltaje VDS proporcionales a VGS Vsource = 0 Vgate = 5 Vdrain = 2 n+ n+ p- EDIA/DMK/ADGG 58

59 Tecnologías de Circuitos Integrados Régimen de transistor en saturación: VDS > VGS -VT Corriente de IDS máxima Conductividad máxima entre Drain y Source Vsource = 0 Vgate = 5 Vdrain = 2 n+ n+ p- EDIA/DMK/ADGG 59

60 Tecnologías de Circuitos Integrados CMOS: Complementary MOS: Una red PMOS unida con una red NMOS Compuerta NOT a base de lógica MOS complementaria EDIA/DMK/ADGG 60

61 Tecnologías de Circuitos Integrados CMOS: Complementary MOS Compuerta NOR a base de lógica MOS complementaria EDIA/DMK/ADGG 61

62 Tecnologías de Circuitos Integrados CMOS: Complementary MOS Compuerta NAND a base de lógica MOS complementaria EDIA/DMK/ADGG 62

63 Tecnologías de Circuitos Integrados BiCMOS: Inversor: EDIA/DMK/ADGG 63

64 Tecnologías de Circuitos Integrados BiCMOS: Inversor: EDIA/DMK/ADGG 64

65 Tecnología de fabricación Se define como tecnología de fabricación a la longitud del transistor. Medida de longitud en micro-metros Voltaje de alimentación está directamente relacionado con el tamaño del transistor Tecnología V Tecnología V Tecnología V Tecnología V Tecnología V Tecnología V Tecnología V EDIA/DMK/ADGG 65

66 Familias Lógicas: Parámetros Modelo basado en un Inversor con una carga a la salida CL: VDD Vin VIN ID,p ID,n IC CL + Vout - TpHL TpLH EDIA/DMK/ADGG 66

67 Familias Lógicas: Parámetros La respuesta real del inversor propia de CL: TpHL TpLH T p T phl T 2 plh EDIA/DMK/ADGG 67

68 Familias Lógicas: Parámetros Voltaje de salida: Tiempos de subida y bajada Vout V90% V50% V10% Tfall Trise EDIA/DMK/ADGG 68

69 Introducción a la Lógica Programable Los años obscuros(1970s) El diseño digital se realizaba manualmente utilizando herramientas de diseño esquemático a nivel de transistor. La escala de integración sólo permitía incluir un escaso número de compuertas en un empaquetado. Resultado: SSI, MSI (TI s TTL series 54/74) EDIA/DMK/ADGG 69

70 Introducción a la Lógica Programable Diseño a nivel de compuertas (1980s) El diseño de circuitos digitales se comienza a realizar a nivel de compuertas mediante el uso de herramientas computacionales avanzadas y el uso de sintetizadores lógicos básicos (reglas del álgebra de Boole) Resultado: MSI, LSI (Simple PLDs PAL, PLA ) EDIA/DMK/ADGG 70

71 Introducción a la Lógica Programable Descripción usando lenguajes (1985) Los circuitos lógicos comienzan a ser diseñados mediante lenguajes de descripción material y herramientas de diseño asistido por computadora basadas en sintetizadores lógicos Resultado: LSI, ASIC Block BK(A, B, C : in; Q:out) Node D,E; { Nor(A,B,D); And(B,C,E); Or(D,E,Q); } EDIA/DMK/ADGG 71

72 Introducción a la Lógica Programable A partir de 1990 hasta hoy Descripción funcional y estructural de circuitos lógicos mediante el uso de HDL s (Hardware Description Languages) y herramientas óptimas de diseño asistido por computadora Resultado: VLSI, complex DSP, complex GPP, DSPs, CPLDs y FPGAs LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY add_stru IS GENERIC (width : INTEGER :=8); PORT(a,b : IN STD_LOGIC_VECTOR(width-1 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(width-1 DOWNTO 0)); END add_stru; ARCHITECTURE structural OF add_stru IS component fa port(a,b,cin : in std_logic; s,cout : out std_logic); end component; signal cy : std_logic_vector(width downto 0); BEGIN carry(0) <= '0'; inst : for i in 0 to width-1 generate ui : fa port map (a(i),b(i),cy(i),s(i),cy(i+1)); end generate; END structural; EDIA/DMK/ADGG 72

73 Introducción a la Lógica Programable Ventajas: Metodología de diseño Top-down. Reducción en los tiempos de diseño y producción. Re-utilización de diseños. Reducción de los costos. Flexibilidad. Facilita la integración de distintas arquitecturas. Facilita el uso de arquitecturas alternas Permite la portabilidad y es independiente de la tecnología Permite la construcción de prototipos rápidos mediante la síntesis y la integración del circuito dentro de un dispositivo reconfigurable. Facilita las tareas de prueba, verificación y optimización EDIA/DMK/ADGG 73

74 Introducción a la Lógica Programable Distintas opciones tecnológicas: EDIA/DMK/ADGG 74

75 N bits Address Decoder Evolución de los PLDs Una memoria semiconductor programable de solo lectura (PROM) puede ser utilizado como un PLD. En este caso, los bits de direcciones se consideran como los bits de entrada de la función lógica, y los bits de palabra serán de forma individual considerados una función lógica. De tal suerte que la función lógica de cada una de las salidas dada una combinación de bits de entrada dependerá de la información almacenada en las células de memoria. Array of 2 N M-bit Words M bits EDIA/DMK/ADGG 75

76 Evolución de los PLDs EEPROM usada como PDL: El decodificador de direcciones forma un arreglo AND fijo, también conocido como AND alambrada El arreglo de células de memoria PROM forma un arreglo OR programable A2 A1 A0 Programmable OR array Fixed Connection Programmable Connection {A2, A1, A0} => Address lines Cada uno de los bits de palabra se convierte de forma individual en una suma de productos {O2, O1, O0} => Outputs O i F( A2, A1, A0) Un bit en 1 selecciona un producto de las entradas Fixed AND array Oi j A j O3 O2 O1 O0 EDIA/DMK/ADGG 76

77 Evolución de los PLDs Máquina de estados de Mealy implementada en una memoria de tipo EPROM: X PROM 16 X 4 D1 D1 Z D1 D1 EDIA/DMK/ADGG 77

78 Evolución de los PLDs A2 A1 A0 Programmable OR array Fixed connection Programmable connection O3 = /I2*/I1*/I0 + /I2*/I1*I0 + /I2*I1*I0 + I2*/I1*/I0 + I2*I1*I0 O2 = /I2*I1*/I0 + I2*/I1*I0 + I2*I1*I0 O1 = /I2*/I1*I0 + I2*I1*/I0 + I2*I1*I0 Fixed AND array O3 O2 O1 O0 O0 = /I2*I1*/I0 + I2*I1*/I0 + I2*I1*I0 EDIA/DMK/ADGG 78

79 N bits AND array of N bits Evolución de los PLDs De forma mas apropiada, un PLD desarrollado a partir del principio de funcionamiento de una memoria EPROM fue denominado PLA (Programmable Logic Array), también llamado FPLA (Field Programmable Logic Array). Un PLA se compone de un arreglo de compuertas AND, y un arreglo de compuertas OR. En este caso cualquiera de los 2 arreglos (o los 2) puede ser programable. OR array of M bits M bits EDIA/DMK/ADGG 79

80 Evolución de los PLDs I2 I1 I0 PLA: OR array En este caso los 2 arreglos son programables. Cada salida es una suma de productos AND array O3 O2 O1 O0 EDIA/DMK/ADGG 80

81 Evolución de los PLDs Otro tipo de PLD que fue desarrollado basado en el esquema de una EEPROM fue el denominado PAL (Programmable Array Logic) Una PAL consiste de una suma de productos de dimensiones preestablecidas, a este arreglo se le agregó un Flip-Flop con el fin de poder implementar máquinas secuenciales dentro del mismo CI. A B clk D Q /Q S Programmable Interconnections EDIA/DMK/ADGG 81

82 Evolución de los PLDs PAL (Programmable Array Logic): A B A B Arquitectura PAL C F F F = /A B+/B C+/A B /C C MacroCell EDIA/DMK/ADGG 82

83 16L8 16R8 Evolución de los PLDs EDIA/DMK/ADGG 83

84 Evolución de los PLDs El PLD 22V10 MACROCELL Suma de productos EDIA/DMK/ADGG 84

85 Evolución de los PLDs El 22V10 EDIA/DMK/ADGG 85

86 Evolución de los PLDs Algunos PLDs mas recientes incluyeron un arreglo similar al de los PAL y la integraron dentro de un bloque lógico al cual se denominó MACROCELL. Una MACROCELL tiene el equivalente a 20 compuertas lógicas Out put Select D Q Clock /Q Feedback C0 C1 ENA EDIA/DMK/ADGG 86

87 Evolución de los PLDs Arquitectura de un Complex PLD : LAB LAB LAB PIA Interconnection matrix macrocell macrocell macrocell LAB LAB PIA = Programmable Interconnect Array LAB = Logic Array Block = Input/output Cell EDIA/DMK/ADGG 87

88 Evolución de los PLDs Cada MACROCELL dentro de un PLD puede ser individualmente configurado mediante el almacenamiento de un patrón binario que represente la función lógica, el cual se inserta dentro de la capa de configuración Los CPLD o EPLD (Erasable PLD) extienden el concepto de la arquitectura PLD a un nivel mayor de integración para proporcionar un mejor desempeño Este tipo de arquitecturas: Hace mas eficiente el uso del área de silicio dentro del circuito Permite reducir el consumo de potencia Permiten aumentar sustancialmente la frecuencia de operación del circuito EDIA/DMK/ADGG 88

89 Evolución de los PLDs Un dispositivo de tipo FPGA (Field Programmable Gate Array) es un tipo de PLD que consiste de un arreglo de elementos lógicos distribuidos en forma de matriz, los cuales pueden ser interconectados entre ellos mediante recursos de interconexión bien distribuidos dentro del circuito Interconnect lines Logic Cell Cell EDIA/DMK/ADGG 89

90 Evolución de los PLDs De igual forma que las EEPROMS, las células lógicas (Logic Cells) se componen de células de memoria en las cuales se almacenan las tablas lógicas. Estas células de memoria forman una tabla de búsqueda llamada LookUp Table 4 SRAM Cells MUX Output 16 bits Memory Address Data DFF Output 2 inputs EDIA/DMK/ADGG 90

91 word line Tecnologías de Fabricación EPROM: Esta tecnología es la misma utilizada en la fabricación de memorias PROM. La célula de memoria se basa en un transistor de doble compuerta, una de ellas no tiene conexión física al exterior (Floating Gate) La compuerta flotante permite almacenar de forma permanente una cantidad de carga eléctrica que fórza al transistor a estar en corte o saturación R pull-up Floating Gate PROM Transistor Bit line DPI/EGIC/ADGG EDIA/DMK/ADGG 91

92 Tecnologías de Fabricación Durante su estado inactivo, no hay carga almacenada dentro de la Floating Gate y el transistor puede activarse (o saturarse) al aplicar un voltaje en la compuerta (como cualquier NMOS) Cuando el transistor se programa al aplicar una diferencia de potencial importante entre las terminales del transistor (22-27 Volts), una cantidad de carga se almacena en la Floating Gate, esta carga obliga al transistor a estar permanentemente apagado EDIA/DMK/ADGG 92

93 Tecnologías de Fabricación SRAM: Esta es la tecnología de fabricación mas utilizada para construir PLDs. Las células de memoria RAM estáticas se utilizan para construir las LookUp Tables así como para construir parte de los recursos de interconexión de los PLDs. SRAM CELL SRAM CELL SRAM CELL SRAM CELL (a) (b) (c) EDIA/DMK/ADGG 93

94 Tecnologías de Fabricación Esta es una célula de memoria SRAM. Se compone de dos inversores realimentados entre si, y dos pass-transistors para tener acceso propiamente a la célula de memoria. El acceso a la célula de memoria se realiza mediante las lineas de bit y de palabra. WL VDD Word Line CWL P2 P1 N2 B A N1 CBL N4 N3 CBL BL Bit lines /BL EDIA/DMK/ADGG 94

95 Tecnologías de Fabricación Anti-Fuse: Esta tecnología se utiliza para generar switches. Su funcionamiento es similar al de los fusibles. En su estado inactivo, el Anti-Fuse se comporta como circuito abierto, evitando la conexión directa entre las 2 terminales. Cuando se aplica una diferencia de potencial importante entre las terminales (20-22 Volts), se forma un canal permanente, lo cual permite tener una conexión eléctrica entre las 2 terminales. via via link SIO2 metal SIO2 metal SIO2 SIO2 metal SIO2 metal SIO2 An unprogrammed anti-fuse element A programmed anti-fuse element Poly-Si n+ Oxide EDIA/DMK/ADGG 95

96 Tecnologías de Fabricación Memoria FLASH: Este dispositivo no volátil combina las propiedades de la EEPROM y la SRAM. Se Compone de un dispositivo similar al de la célula EPROM. Las ventajas mas importantes de esta tecnología son que utiliza voltajes de programación mucho mas bajos que la EPROM, y los tiempos de acceso son similares a los de un dispositivo SRAM EDIA/DMK/ADGG 96

97 CPLDs y FPGAs Fabricante Altera: MAX 7000 Programmable Logic Devices CAD EEPROM STRATIX II MAX 9000 SRAM QUARTUS II MAX II FLEX 8000 FLEX 6000 APEX 20K PC CYCLONE WorkStation FLEX 10K EDIA/DMK/ADGG 97

98 CPLDs y FPGAs Densidad y número de E/S: MAX7000AE MAX9000, MAX-II Cyclone II Cyclone FLEX 10K FLEX 6000 STRATIX STRATIX II STRATIX III APEX II APEX 20K Equivalent Gates EDIA/DMK/ADGG 98

99 CPLDs y FPGAs Familias de dispositivos de Altera: Devices Architecture Logic Element Bits RAM Core Supply MAX7000 MAX7000AE MAX9000 MAX II FLEX8000 FLEX6000 FLEX10K APEXII STRATIX STRATIX II EPLD EPLD CPLD CPLD CPLD CPLD CPLD Multicore Multicore Multicore MC MC MC MC LE LE LE MegaLAB LE ALM K 9383K ,3v 5v 3,3v 5v 1.8v 3,3v 5v 3,3v 5v 2,5v 3,3v 5v 1,8v 2,5v 1.2v 1.2v EDIA/DMK/ADGG 99

100 CPLDs y FPGAs Arquitectura PAL Jerárquica (EPLD, CPLD): LAB LAB LAB PIA Interconnect Array MacroCell MacroCell MacroCell LAB LAB EDIA/DMK/ADGG 100

101 CPLDs y FPGAs MacroCell (CPLD): clk D Q /Q Programmable Interconnections EDIA/DMK/ADGG 101

102 CPLDs y FPGAs Arquitectura convencional del FPGA: Cells Interconnect lines Logic Cell EDIA/DMK/ADGG 102

103 CPLDs y FPGAs Comparación de las 2 arquitecturas: PAL Gate Array LAB LAB LAB LAB Good performance LAB LAB Fast compilation Granularity and Flexibility Predictable model of time and propagation delay? High number of Registers EDIA/DMK/ADGG 103

104 CPLDs y FPGAs Arquitectura Mixta (FPGAs): LAB Local Routing in a LAB Interconnect switches (or multiplexers) Long lines: Fast Tracks row/columns EDIA/DMK/ADGG 104

105 CPLDs y FPGAs Arquitectura Multi-Core: MEGALAB Long lines: Fast Tracks row/columns Local Routing in a Mega LAB EDIA/DMK/ADGG 105

106 Local Interconnect CPLDs y FPGAs LAB architecture (Logic Array Block): Carry-in & Cascade-In Lines of variable speed and length LE or ALM Carry-out & Cascade-out EDIA/DMK/ADGG 106

107 CPLDs y FPGAs Logic Element a base de LUT: Carry in Cascade in Data 1 Data 2 Data 3 Data 4 LUT Carry Chain Cascade Chain D Q FastTrack ENA LAB Clear/Preset 1 LAB Clear/Preset 2 General Reset Clear & Preset Logic LAB Clock1 LAB Clock2 Clock Selection Local Interconnect Carry out Cascade Out EDIA/DMK/ADGG 107

108 Combinational Logic To general or local routing CPLDs y FPGAs Adaptive Logic Modules (ALM): Shared_Arith_IN Carry IN Reg_chain IN Data f0 Adder 0 D Q Data e0 Data a Data b Data c Data d Adder 1 D Q Data e1 Data f1 Shared_Arith_OUT Carry OUT Reg_chain OUT EDIA/DMK/ADGG 108

109 CPLDs y FPGAs MAX 7000: Dedicated control blocks LAB (16 Macro-Cells) Interconnections Courtesy of Altera Co. EDIA/DMK/ADGG 109

110 CPLDs y FPGAs MAX 7000: MacroCell Courtesy of Altera Co. EDIA/DMK/ADGG 110

111 CPLDs y FPGAs MAX 7000: Programmable Courtesy of Altera Co. Multiplexers pin EDIA/DMK/ADGG 111

112 IOC IOC IOC IOC CPLDs y FPGAs Flex 10K : IOC IOC... IOC IOC... IOC IOC... IOC IOC... Embedded Array Block IOC. IOC Row EAB IOC.. IOC LAB (8 LE) IOC. IOC IOC.. IOC FastTrack EAB IOC... IOC... IOC... IOC... EDIA/DMK/ADGG 112

113 CPLDs y FPGAs Flex 10K LAB: 22 o 26 Global signal 6 Carry-in & Cascade-In Row FastTrack Control signals LE1 LE2 LE3 LE4 LE5 LE6 Local interconnect LE7 LE8 Carry-out & Cascade-out EDIA/DMK/ADGG 113

114 CPLDs y FPGAs Flex 10K: Logic Element (LE) "Enable" of CLK Carry in Cascade in Mux for register packing Data 1 Data 2 Data 3 Data 4 LUT Carry Chain Cascade Chain D ENA Q FastTrack 2 outputs LAB Clear/Preset 1 LAB Clear/Preset 2 General Reset LAB Clock1 LAB Clock2 Clear & Preset Logic Clock Selection Local Interconnect Carry out Cascade Out EDIA/DMK/ADGG 114

115 4-input LUT D FF CPLDs y FPGAs LE usada para una función lógica de 4 entradas: Carry IN Cascade IN Output Data 1 Data 2 Data 3 Data 4 ENA Cascade OUT EDIA/DMK/ADGG 115

116 CPLDs y FPGAs Operadores en cascada: LE Out Out Free D-FF : pipeline register D D D CLK EDIA/DMK/ADGG 116

117 D-FF CPLDs y FPGAs Modo Aritmético: Carry IN Cascade IN Output Data 1 Data 2 3-input LUT ENA 3-input LUT Carry OUT Cascade OUT EDIA/DMK/ADGG 117

118 CPLDs y FPGAs Carry chain and cascade chain : EAB Row EDIA/DMK/ADGG 118

119 FastTrack CPLDs y FPGAs Flex 10K cells: Control bus 12 8 OE(7..0) OE D Q 2 clock(1..0) Slew rate Open-drain 2 6 clock(1..0) enable(5..0) ENA CLRN Dedicated Clks 2 2 clear(1..0) RESET EDIA/DMK/ADGG 119

120 CPLDs y FPGAs Flex 10K Multi-Volt: VCCIO VCCINT VCCIO 5V system Core 3V system GNDIO GNDINT GNDIO EDIA/DMK/ADGG 120

121 CPLDs y FPGAs Flex 10K EABs: EAB EAB LAB Device EABs Total RAM Bits EPF10K10A EPF10K30A EPF10K30E EPF10K50A EPF10K50E EPF10K100A EPF10K100E EPF10K130A EPF10K130E EPF10K200E EPF10K250A EDIA/DMK/ADGG 121

122 CPLDs y FPGAs EAB: DATA: 8,4,2,1 wide ADDR: 11,10,9,8 wide D D RAM/ROM 256x8 512x4 1024x2 2048x1 D DATA_OUT 8,4,2,1 wide WE D Input CLK Write Pulse Circuit Output CLK EDIA/DMK/ADGG 122

123 Aplicaciones de las EABs: CPLDs y FPGAs Memoria RAM simple port : Síncrona o Asíncrona RAM dual port, FIFO ROM Lógica Combinatoria EAB usada como una Look Up Table mas grande Lógica Secuencial (Máquinas de Estado) EAB usada como LUT con DFFs y retro-alimentaciones EDIA/DMK/ADGG 123

124 CPLDs y FPGAs APEX: LUT idem FLEX 6000 MacroCell (product-term) idem MAX 7000 EAB idem FLEX 10KE MegaLAB LUT LUT LUT LUT LUT P-Term P-Term P-Term P-Term P-Term ESB Memory Memory Memory Memory Memory LUT LUT LUT LUT LUT P-Term P-Term P-Term P-Term P-Term Memory Memory Memory Memory Memory EDIA/DMK/ADGG 124

125 CPLDs y FPGAs EAB + MacroCells = ESB (Embedded System Block): 2Kbits/ESB Formato ajustable 128 X X X 4 1,024 X 2 2,048 X 1 RAM Dual Port Líneas independientes de R/W FIFOs 150-MHz Sync/Async Wr Data Rd Data EDIA/DMK/ADGG 125

126 CPLDs y FPGAs APEX MegaLABs: 10 LEs por LAB 16 LABS y una ESB por MegaLAB Local interconnect AND/OR por MegaLAB Interconnect of a MegaLAB To adjacent MegaLab ESB Local Interconnect EDIA/DMK/ADGG 126

127 CPLDs y FPGAs CAM: Content Addressable Memory Address Data CAM Match Flag EDIA/DMK/ADGG 127

128 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 ESB LAB 0 LAB 16 CPLDs y FPGAs Jerarquías de las interconexiones: Row Interconnect PINS PINS PINS PINS MegaLAB... MegaLAB... MegaLAB... MegaLAB... Column Interconnect PINS... MegaLAB MegaLAB MegaLAB MegaLAB... PINS MegaLAB... MegaLAB... MegaLAB... MegaLAB... Local Interconnect MegaLAB... MegaLAB... MegaLAB... MegaLAB ROW 12B PINS MegaLAB... MegaLAB... MegaLAB... MegaLAB... PINS MegaLab Interconnect MegaLAB... MegaLAB... MegaLAB... MegaLAB... PINS PINS PINS PINS Courtesy of Altera Co. EDIA/DMK/ADGG 128

129 CPLDs y FPGAs Células de E/S del APEX: Clock Enable, Output Enable To Column or Row Peripheral bus Peripheral bus D Q ENA CLK CLR EDIA/DMK/ADGG 129

130 CPLDs y FPGAs APEX PLL Cells: Parameter Min. Max. Unit Output Frequency MHz Input Frequency (x1) MHz Input Frequency (x2) MHz Input Frequency (x4) MHz Clock Jitter 500 ps EDIA/DMK/ADGG 130

131 CPLDs y FPGAs Arquitectura Stratix : El FPGA mas grande de ALTERA 8-LEs LABs (Stratix) 8-ALMs LAB (StratixII) 4-8 PLLs digitales M512 RAM blocks M4K RAM blocks Mega EABs DSP blocks Courtesy of Altera Co. EDIA/DMK/ADGG 131

132 Jerarquías de las líneas de interconexión de la familia Stratix: 5-6 capas de metal 3 distintos tipos de líneas largas (Long Lines) Interconexiones de alta velocidad entre las LABs Líneas de interconexión entre LABS Adyacentes para funciones en cascada Líneas de interconexión de distinta longitud y velocidad CPLDs y FPGAs Courtesy of Altera Co. EDIA/DMK/ADGG 132

133 CPLDs y FPGAs Estructura de las LABs en el StratixII: Courtesy of Altera Co. EDIA/DMK/ADGG 133

134 CPLDs y FPGAs StratixII, Stratix III Adaptive Logic Module (ALM): Courtesy of Altera Co. EDIA/DMK/ADGG 134

135 CPLDs y FPGAs StratixII ALM: Two 4-input LUT Four 3-input LUT Courtesy of Altera Co. EDIA/DMK/ADGG 135

136 CPLDs y FPGAs StratixII ALM en modo lógico: Data f0 Data e0 Data a Data c 4-input LUT Data f0 Data e0 Data a Data c Data b 5-input LUT Data f0 Data e0 Data a Data c Data b 5-input LUT Data b Data d Data e1 Data f1 4-input LUT Data d Data e1 Data f1 3-input LUT Data d Data e1 Data f1 4-input LUT EDIA/DMK/ADGG 136

137 CPLDs y FPGAs StratixII ALM en modo lógico: Data f0 Data e0 Data a Data c Data b 5-input LUT Data f0 Data e0 Data a Data c Data b Data d 6-input LUT Data f0 Data e0 Data a Data c Data b Data d 6-input LUT Data d Data e1 Data f1 5-input LUT Data e1 Data f1 6-input LUT EDIA/DMK/ADGG 137

138 CPLDs y FPGAs StratixII ALM en modo aritmético: Data e0 4-input LUT Carry_in 8-bit adder Manchester carry chain Data f0 Data a Data b Data c 4-input LUT + Carry Select Adder (para multiplicadores de BOOTH) Data d Data e1 4-input LUT + Data f1 4-input LUT Carry_out EDIA/DMK/ADGG 138

139 CPLDs y FPGAs Stratix Memory Array Blocks: Courtesy of Altera Co. EDIA/DMK/ADGG 139

140 Bloques DSP en Stratix y StratixII: CPLDs y FPGAs Courtesy of Altera Co. EDIA/DMK/ADGG 140

141 CPLDs y FPGAs PLL digital de los Stratix y StratixII: Courtesy of Altera Co. EDIA/DMK/ADGG 141

142 CPLDs y FPGAs Distribución en regiones del reloj para las familias Stratix, StratixII: En cada cuadrante se puede utilizar una señal de reloj distinta Courtesy of Altera Co. EDIA/DMK/ADGG 142

143 CPLDs y FPGAs Células de E/S de Stratix y StratixII: Las entradas y las salidas pueden ser registradas La señal de Output Enable también puede pasar a través de un FF Courtesy of Altera Co. EDIA/DMK/ADGG 143

144 CPLDs y FPGAs Herramientas de CAD para lógica programable: Quartus II Waveform Editor E0 E1 S.scf Verification Simulator Timing Analyser E0 E1 S.scf Text Editor XX. acf.acf Floorplan Editor. tdf. vhd.v Programmer Graphic Editor Description.gdf Compiler Error correct assistant Rapport NETLIST.rpt Configuration To other CAD tools (Synopsys, Cadence).mtf EDIA/DMK/ADGG 144 Compiler.edo.vho.vo

145 CPLDs y FPGAs Xilinx es la primer empresa en incursionar en el mercado de circuitos lógicos programables. Iniciando en la década de los 80. Actualmente controla casi el 50% del mercado. Sus FPGA son los de mayor densidad del mercado. Las familias típicas de Xilinx son: XC4000X, XL, E, XLA Spartan,SpartanII, Sparta III Virtex, VirtexII, VirtexII-Pro Virtex III, Virtex-4, Virtex-5 EDIA/DMK/ADGG 145

146 CPLDs y FPGAs Fabricante Xilinx: CoolRunner Programmable Logic Devices CAD EEPROM Virtex 4-5 XC9500 SRAM ISE, FPGA_xpress XPLA-3 CoolRunnerII XC4000X, XL Spartan Spartan II VIRTEX Virtex-pro Virtex-E PC WorkStation EDIA/DMK/ADGG 146

147 CPLDs y FPGAs Densidad y número de E/S: COOLRUNNER XC4000 Virtex E Equivalent Gates Virtex 4 Virtex 5 Virtex Pro Spartan, Sparta II EDIA/DMK/ADGG 147

148 CPLDs y FPGAs XC4000: Características principales: Tecnología SRAM con dos tipos de fabricación: XC4000XL a.35 um a 5 y 3.3 volts. XC4000XV a 0.25 um a 2.5 volts Más de 180,000 compuertas lógicas equivalentes. Frecuencia de operación máxima superior a los 200 MHz. EDIA/DMK/ADGG 148

149 CPLDs y FPGAs Tabla de especificaciones para la serie E y X de la familia XC4000: EDIA/DMK/ADGG 149

150 CPLDs y FPGAs Célula de base de los FPGA Xilinx (CLB): LUT de 3 entradas funcionando como multiplexor LUT de 4 entradas D_FF EDIA/DMK/ADGG 150

151 CPLDs y FPGAs El CLB (Configurable Logic Block) esta formado por: Dos generadores de funciones lógicas de 4 entradas F, y G. Un generador de funciones de tres entradas H, con entradas en 0, 1, F y H. Dos Flip Flops tipo D configurables. Los bloques F y G pueden funcionar de forma independiente o formar parte de una función integrada por el bloque H. EDIA/DMK/ADGG 151

152 CPLDs y FPGAs CLBs en modo aritmético: La familia 4000 cuenta con elementos de propagación de señales en conjunto con líneas de interconexión locales que permiten realizar la propagación del carry y hacer operaciones en cascada como lo muestra esta figura. EDIA/DMK/ADGG 152

153 CPLDs y FPGAs Propagación del carry: La propagación del carry para realizar sumadores rápidos de n bits se efectúa por bloques. Esta arquitectura de FPGA se adapta a las arquitecturas de sumadores rápidos Carry Sellect Adder y de los sumadores en árbol. EDIA/DMK/ADGG 153

154 CPLDs y FPGAs Xilinx SPARTAN. Características principales: Tecnología SRAM de 90 nm, dos tipos de alimentación: Voltaje del CORE de 3.3 ó 1.2 volts Voltaje de de 2.5 ó 1.2 volts De 500 hasta 5 millones de compuertas lógicas equivalentes. Frecuencia de operación superior a los 320 MHz. EDIA/DMK/ADGG 154

155 CPLDs y FPGAs Tabla de sub-componentes de la familia Spartan: A diferencia de la familia XC4000, la familia Spartan cuenta con células de memoria distribuidas (no formadas por las CLBs) de hasta 520K EDIA/DMK/ADGG 155

156 CPLDs y FPGAs Arquitectura interna del SPARTAN: IOB = Bloques de E/S DCM = Digital Clock Manager CLB = Configurable Logic Block EDIA/DMK/ADGG 156

157 CPLDs y FPGAs La familia Spartan tiene CLBs a base de 2 LUTs de 4 entradas y una LUT de 3 entradas para realizar: Operaciones lógicas y aritméticas Construir bloques de memoria RAM, ROM. Además: Multiplicadores de hasta 18 bits Bloques de memoria de hasta 18K EDIA/DMK/ADGG 157

158 CPLDs y FPGAs La familia Spartan cuenta con 4 PLL digitales, llamados DLL: Delay-Locked Loop. El DLL permite: - Invertir la señal del reloj - Generar varias señales de reloj secundarias basadas en el Clk general EDIA/DMK/ADGG 158

159 CPLDs y FPGAs VIRTEX, VIRTEX-II, VIRTEX-Pro Características principales: Tecnología de 0.12 um con voltajes de alimentación de hasta 1.2 volts para el CORE y de 3.3 ó 2.5 volts para las E/S. Densidad hasta de 8 millones de compuertas. Hasta 168 bloques multiplicadores. Bloques de memoria de 18Kbits Primer FPGA destinado a operaciones de DSP EDIA/DMK/ADGG 159

160 CPLDs y FPGAs Tabla de sub-componentes de Virtex-II: EDIA/DMK/ADGG 160

161 CPLDs y FPGAs Arquitectura interna del Virtex-II: IOB = Bloques de E/S DCM = Digital Clock Manager CLB = Configurable Logic Block EDIA/DMK/ADGG 161

162 CPLDs y FPGAs Las CLBs estan integradas en bloques llamados Slices: El CLB puede ser manipulado como LUT, DRAM o DROM. Los Flip-Flops pueden ser configurados como latches. EDIA/DMK/ADGG 162

163 CPLDs y FPGAs Organización de los bancos de memoria de la familia Virtex: Se puede formar hasta un banco de DPRAM de 512x36 EDIA/DMK/ADGG 163

164 CPLDs y FPGAs Las células de E/S configurables: Se puede agregar un FF o un Latch tanto en entrada como en salida EDIA/DMK/ADGG 164

165 CPLDs y FPGAs El Ckl puede dividirse en 16 réplicas para ser distribuidas interiormente a más de 480 MHz. EDIA/DMK/ADGG 165

166 CPLDs y FPGAs Flujo de diseño Xilinx: La entrada También puede ser Texto o gráfico La simulación puede ser funcional o temporal (análisis de tiempos de propagación) EDIA/DMK/ADGG 166

167 Concepción de C.I. Definición del comportamiento del sistema (Arquitectura) => Especificación Traducción de la arquitectura en compuertas lógicas, organización de los recursos y selección de la tecnología => Concepción Verificación, el sistema construido se comporta conforme a la especificación de la arquitectura => Validación EDIA/DMK/ADGG 167

168 Desarrollo de un C.I. Traducción de la concepción a la tecnología seleccionada: Implementación material Concepción y diseño de los protocolos de verificación post-fabricación: Verificación Testbesch Optimización del desempeño global del circuito para su producción final: Industrialización EDIA/DMK/ADGG 168

169 Desarrollo de un prototipo Antes de mandar construir un C.I. de tipo ASIC a una fundidora de silicio, se debe desarrollar un prototipo: Tecnología más barata Tecnología muy disponible Desempeño equiparable al producto terminado Herramientas de diseño CAD óptimas y que proporcionen una NetList sintetizable Finalmente hay que desarrollar una plataforma de prueba que valide el funcionamiento del prototipo EDIA/DMK/ADGG 169

170 Justificación FPGA vs ASIC Flujo de diseño: EDIA/DMK/ADGG 170

171 Flujo de diseño de un C.I. Síntesis lógica Verificación funcional Tecno Descripción Place & Route Verificación Temporal Verificación & test bench Síntesis de alto nivel Programación EDIA/DMK/ADGG 171

172 Compromisos tecnológicos En base a la tecnología utilizada y a la aplicación final, el C.I. debe cumplir con los compromisos: S S = Superficie V P V = Velocidad (Frecuencia) P = Potencia (V*I) EDIA/DMK/ADGG 172

173 Tarea 1. Construya un comparativo entre la familia Spartan y Cyclonne más recientes, compare arquitectura interna, capacidad lógica, tecnología, y consumo de potencia. 2. Realice una descripción de los módulos que confirman la arquitectura interna (Logic Cells,, Clock Management, Memory) de la familia Cyclone II. 3. Descargue la versión Web Edition de la herramienta Quartus II 9.2. También revise la liga del University Program : 4. Investigue las principales características de la tarjeta de desarrollo DE2 de fabricación TERASIC y que pertenence al programa universitario de ALTERA. EDIA/DMK/ADGG 173