INSTRUMENTACIÓN ELECTRÓNICA Convertidor Delta-Sigma ( - )
INTRODUCCIÓN Partimos de la descripción del modulador, primera parte del convertidor analógico-digital Delta-Sigma ( - ). A partir de ella debemos conseguir la codificación binaria del valor de la entrada (conversión a digital). Esta descripción ya la hicieron nuestros compañeros del curso pasado en un trabajo monográfico y hemos podido leer su obra, para conocer los principios que rigen su funcionamiento. Seguiremos su trabajo donde ellos lo dejaron, para llegar a completar las especificaciones del conversor analógico-digital Delta-Sigma. Este tipo de convertidores (llamados también convertidores de 1 bit) ofrecen en su salida la diferencia entre la entrada y el valor acumulado de la conversión, que puede ser positivo (1) o negativo (0); de ahí su nombre ( o delta indica incremento). Para llegar al valor de entrada usamos un integrador, de modo que acumulamos cada bit alto (1) y restamos cada bit bajo (0), siendo el valor final de esta integración el exceso unos-ceros de la salida del modulador. Esta etapa integra el valor que recibe desde la anterior, es decir, suma; por eso se llama sigma ( indica suma). Figura 1. Modulador delta (Δ). Pero la salida del primer módulo (modulador) es una cadena de bits que no representa directamente la codificación de la entrada, sino que es una función de densidad. Para conseguir esta representación debemos añadir un segundo módulo, que se encargará de convertir esta cadena sin formato en un número compuesto de bits, donde cada uno de ellos tiene un peso propio y es una expresión correcta del valor de la entrada. 1
CONVERSIÓN A partir de la salida del modulador queremos obtener la conversión a digital de la señal analógica de entrada. Para poder obtener una salida de 8 bits (por ejemplo) se van a necesitar 256 bits ( ) de datos. Para contar los bits usamos un contador de 8 bits, que recibe un pulso de reloj cada vez que el modulador pone en su salida un bit. Cuando este contador llega al final de su cuenta (rebosamiento, overflow o activación del 9º bit) se debe resetear tanto el contador como el modulador, de forma que comienza una nueva conversión. También sería posible partir de esta conversión para conseguir nuevos valores de forma incremental, convirtiendo sólo la variación de la entrada. Figura 2. Convertidor Delta-Sigma. Cuando queremos leer un dato binario en la salida del modulador, lo que hemos de hacer es contar los unos que recibimos de él y restar los ceros, obteniendo el exceso unos-ceros, que coincidirá con el valor binario de la entrada: en principio, el modulador funciona como una rampa (recordar conversor de rampa), que crece hasta alcanzar el valor de la entrada; una vez alcanzado este valor, si la entrada no varía, se alternarán unos y ceros (el valor de la cuenta se incrementa y vuelve a su valor anterior de forma alternativa) hasta terminar el ciclo de 256 bits, tras el que mantiene una cuenta que coincide con el valor de entrada. Esta técnica se parece mucho a la de un conversor de rampa, con la diferencia de que el Delta-Sigma agota el tiempo de cuenta de 256 períodos para todos los valores de la entrada (aunque la rampa haya alcanzado el valor de la entrada, el contador llega hasta su límite), de modo que el tiempo de conversión es constante, aunque también es muy alto. 2
Al terminar este tiempo, tenemos un dato en el contador de exceso, lo que hace necesario un tiempo de muestreo de 256 veces el tiempo de comparación, para obtener una salida de 8 bits. Si tenemos en cuenta que necesitamos al menos dos muestras por ciclo de señal de entrada (Shannon), este método resulta muy lento, ya que con una frecuencia de muestreo de 100 khz, sólo podríamos convertir una entrada con ancho de banda no superior a 200 Hz (en la práctica no se usaría para frecuencias mayores de 100 Hz, la mitad de la frecuencia de Nyquist). Para poder leer entradas de mayor ancho de banda disponemos de la opción de aumentar la frecuencia de muestreo muy por encima de éste (sobremuestreo), pero este aumento de frecuencia se dispara: para un ancho de banda de 20 khz (banda audible) y 8 bits de resolución (para alta fidelidad se usan 16 bits, como mínimo) necesitaríamos: Para los tiempos de conversión mínimos necesarios para leer las frecuencias de audio, necesitamos frecuencias de muestreo llegan a la decena de megahercios. Se necesitan componentes que trabajen bien a estas frecuencias, ya que los tiempos de transición y de propagación se hacen significativos a estas velocidades y si la variación de la entrada entre una medida la siguiente es mayor que el LSB el modulador no será capaz de seguir a la entrada, con lo que las medidas serán erróneas, a lo que hay que añadir que por cada bit más que deseáramos en la salida el tiempo de conversión se duplicaría. Sin embargo, una vez que hemos conseguido la primera conversión, se pueden hacer conversiones incrementales, partiendo de una muestra y añadiendo el incremento de la entrada (positivo o negativo) a esta primera muestra. Se pueden dejar pasar varias muestras (actualizando la medida con los nuevos datos) y dejando en la salida la combinación que representa a la nueva muestra, repitiendo esta rutina cada 4, 8 o 16 bits (por ejemplo) leídos del modulador; así conseguimos una salida cada cierto número de bits, disminuyendo la frecuencia de la salida, técnica que recibe el nombre de diezmado, porque la esta frecuencia se reduce a una fracción de la de muestreo, lo que constituye un filtro pasa-bajo digital. Esta restricción en el ancho de banda viene impuesta por la necesidad de poder seguir a la entrada, con la limitación de no poder variar más de un bit en cada muestreo, que se traduce en una limitación de la pendiente en la señal de entrada que podemos seguir. Para que se puedan seguir pendientes más pronunciadas, se ideó el modulador delta con pendiente continuamente variable o CVSD (Continuously Variable Slope Delta), que consiste en observar los últimos bits adquiridos y reaccionar si son iguales, aumentando la carga de integración del modulador, lo que aumenta la pendiente de la salida. 3
Figura 4. Modulador CVSD de 4 bits. Con esta técnica se obtiene un slew rate mayor, al poder usar mayores cargas en el integrador, cuyo control queda a cargo de una lógica de vigilancia de los valores obtenidos anteriormente, que se ha dado en llamar filtro silábico, porque no lee los bits de uno en uno ( letras ), sino en pequeños conjuntos ( sílabas ), 4 bits en el ejemplo de la figura 4. Al obtener en la salida del integrador niveles con diferencias mayores, se renuncia a la precisión en algunas de las lecturas a cambio de aumentar el ancho de banda. El mayor inconveniente es que el circuito que recibe la información que da el modulador debe saber cuándo cambia la pendiente, para interpretar correctamente estos datos. Figura 4. Convertidor Delta-Sigma multi-bit. 4
Otra opción, si necesitamos más velocidad de conversión, sin renunciar a la resolución, podría ser optar por un conversor multi-bit, que consiste en sustituir el comparador (delta) y el integrador (sigma), ambos de un bit, por dispositivos multibit. Si manejamos, por ejemplo, 4 bits en cada operación, podemos trabajar con la misma frecuencia y disponemos de tres bits más, sin perder ancho de banda, con la condición de usar convertidores de 4 bits de tipo flash, los más rápidos y relativamente sencillos para esta resolución (con cada bit se duplicaría el circuito flash). Todas estas técnicas son aplicables al diseño del modulador. Ahora nos tenemos que dedicar a tomar su salida y construir un número binario (digital) que represente con fidelidad a la tensión de entrada. Para hacer esta conversión hemos mencionado que es necesario usar un contador de los bits leídos del modulador. También es preciso conocer el número de bits uno que hay en este flujo, para lo que se usa otro contador, éste de 8 bits (resolución de salida) y reversible (cuenta hacia arribe y hacia abajo), en el que se cuentan los unos que se leen (UP) y se descuentan los ceros (DOWN). Ahora que ya tenemos la cantidad de unos menos ceros en este segundo contador, este número es la representación digital de la entrada. Figura 5. Conseguimos la conversión con un contador reversible. Sin embargo, este número, al terminar las 256 comparaciones (para el caso de 8 bits de salida) será siempre par, y será impar tras un número impar de comparaciones, es decir, el último bit no depende del niver de la señal de entrada, sino del número de veces que se ha realizado la comparación, por lo que no tiene ningún valor práctico: en este caso se puede asegurar que la salida de la conversión es de 7 bits significativos. Esto no pasa con los moduladores de pendiente continuamente variable, ya que en cada comparación se puede aplicar (sumar o restar) un solo bit o varios, según decida el filtro silábico. 5
En el caso de los convertidores CVSD, el contador deberá incrementar o decrementar su cuenta en la cantidad que indique el filtro silábico, función que se puede implementar con un sumador, que, según el signo de la comparación, puede funcionar también como restador. Figura 6. Convertidor CVSD, con un sumador. Si se trata de un conversor multibit, deberemos actualizar el resultado usando la salida del conversor flash. Pero la cantidad a sumar o restar a la cuenta previa no es el dato que ofrece el conversor flash, sino el número de unos menos el número de ceros que se obtendrían en las conversiones necesarias. Para un conversor flash de N bits, la salida de este conversor producirá a su salida para sumar (o restar) al resultado previo: Figura 6. Conversión con flash multibit. 6
Con este funcionamiento conseguiremos multiplicar la velocidad de conversión por, lo que significaría multiplicar por 15 la velocidad para un flash de 4 bits (se consiguen 16 bits en una sola comparación). Si lo que nos interesa es aumentar la resolución, el conversor nos daría N-1 bits más, a la misma velocidad. De nuevo nos encontramos con el comportamiento que se observó en el caso del conversor Delta-Sigma básico, en el que el LSB no dependía del valor de la entrada, sino del número de comparaciones, ya que, de nuevo, el número que sumamos ( ) es siempre impar, por lo que tras un número par de comparaciones el bit 0 de la salida será 0, mientras que tras un número impar de comparaciones será 1. Por último, nos vamos a fijar en la salida digital del circuito. Hay un contador o un sumador, que da una salida, cambiante con cada pulso de reloj, pero la frecuencia de este reloj es la misma que la del comparador que genera cada uno (o más, si usamos un conversor CVSD o uno multibit) de los bits, y esta frecuencia es muy alta, muy superior a la que exigiría el teorema del muestreo. Para presentar los datos a una frecuencia más baja al sistema que los vaya a leer, se aplica un filtro pasa-bajo digital (o filtro de diezmado), que espera un tiempo antes de que se presente una nueva salida, para funcionar a una frecuencia más coherente con las características de la señal convertida. Figura 7. Diezmado. Si tenemos, por ejemplo, una frecuencia de reloj de 10 MHz, para usar con una señal de audio, cuyo ancho de banda no supera los 20 khz, podemos usar un divisor por 256, para obtener una frecuencia de 39 khz (o por 128, para usar 78 khz). Esta frecuencia no saturará al sistema receptor de estos datos digitales y la información se sigue actualizando perfectamente. 7