Arquitectura de Computadores. Tema 13 Memoria Virtual. Eduardo Daniel Cohen

Transcripción

1 Arquitectura de Computadores Tema Memoria Virtual Eduardo Daniel Cohen

2 En Perspectiva: En dónde estamos ahora? Las cinco componentes clásicas de un computador: Processor Control Memory Input Datapath Output Temas a cubrir: Memoria Virtual Tabla de Páginas y TLB Protecciones Ejemplos 2

3 Multiprogramación Conceptos - Repaso La Multiprogramación permite que varios programas se ejecuten concurrentemente para lograr un mejor aprovechamiento de los recursos del sistema. Los accesos a disco, por ejemplo, pueden requerir, o más ciclos de reloj. Un programa requiere un acceso al disco a través del Sistema Operativo, el que se encarga entonces de otorgar el uso del CPU a otro programa. Varios procesos pueden estar en Memoria en un momento dado. Proceso (programa que está corriendo y su estado). Cada proceso percibe que es el único que está (transparencia). El Sistema Operativo administra el uso compartido de recursos y asegura que todo funcione bien (protecciones) La memoria es un recurso más. Un programa puede estar en disco en un momento dado. Es necesario que funcione correctamente, independientemente de donde se cargue en memoria principal.

4 La necesidad de Memoria Virtual. Ejemplo: P requiere 4K, espacio de direcciones. P2 requiere 4K, espacio de direcciones. Memoria total = 8 K. Dirección física = dirección de Memoria RAM. P escribe un dato en la dirección Ox2. Cambio de Contexto: se desactiva P y se activa P2. P2 lee un dato que tenía en su dirección Ox2 Pero no es su dato, sino el de P. Malfuncionamiento en P y P2!! 4

5 La necesidad de Memoria Virtual, ejemplo. Solución cuando cambio de contexto cambio toda la memoria. La máquina se hace intolerablemente lenta. Se emplea sólo la mitad de MP. Sería deseable que P tenga sus datos en los primeros 4K y P2 en los siguientes o viceversa. Pero entonces el programador de P2 debe escribir un nuevo programa? Y por tanto debe saber dónde estará P. Problema de Seguridad! El Programador de P2 puede hackear a P. 5

6 La Necesidad de Memoria Virtual Conclusiones: P y P2 deben ser transparentes entre sí Porque el programador de P no conoce ni debe conocer nada de P2. Imposible hackear a P2, pues P2 es desconocido!!! Por Seguridad: si P conoce algo de P2, lo puede piratear. Propuesta: Que P y P2 accedan a sus direcciones lógicas. Que el S.O. se encargue de poner los datos e instrucciones de P y P2 en distintos lugares físicos y que se encargue de traducir esas direcciones lógicas a físicas Pero si estas direcciones lógicas no son físicas qué son? VIRTUALES 6

7 Ejemplo: Cómo se hace? La memoria física se divide en partes iguales de tamaño fijo, por ejemplo K cada uno, que se llaman MARCOS. El espacio de direcciones lógicas (virtuales) se divide de igual forma y tamaño, en páginas. A cada página de P, corresponde un marco en M. Supongamos que la memoria de P se coloca en los primeros 4K. El SO necesita una tabla para pasar de Virtual a Física. Nº Pág Virtual Nº Marco Físico Cómo sería la tabla? 2 2 7

8 Ejemplo - Continuación TABLA PARA P2 Nº Página Virtual Nº Marco Físico Si P2 direcciona el lugar Ox. El sistema toma la página, se fija en tabla, y lo lleva al marco 4. Se accede memoria física Ox. (suma 4K=Ox) Puede P acceder al espacio de P2? Solo si pudiera usar la tabla para P2. ACCESO PROHIBIDO: pertenece al sistema operativo. 8

9 Ejemplo: Pueden los páginas de P y P2 estar ubicadas en marcos que no sean contiguos? Justificar la respuesta con tablas!! Marco Proceso Ocupante P: a OX777 P2: a OX777 2 P: OX2 a OX777 P2: OX2 a OX777 4 P: OX4 a OX P2: OX4 a OX P: OX a OX777 7 P2: OX a OX777 9

10 Solución Ejemplo Tabla Proceso Nº Página Virtual Nº Marco Físico Tabla Proceso Nº Página Virtual Nº Marco Físico Cada Proceso sólo tiene acceso a su propia tabla.

11 Ejemplo: Y si P usara 5 K? Sólo las páginas más usadas en marcos. El resto en Disco. Las tablas deben indicar, mediante un bit, si una página está o no en un marco. Si se desea acceder a una página y no está en MP? Se genera una excepción SO trae la página y actualiza tablas. El principio de localidad asegura eficiencia. Similar a Cache. Antiguamente esto era muy importante. Hoy en día se cuenta con mucha memoria principal. Memoria Virtual: para administrar uso compartido de MP

12 Memoria Virtual - Sintetizando Cada proceso ve un espacio contiguo de direcciones Su espacio de direcciones imaginario o virtual. El SO le hace creer que es contiguo En realidad cada página puede estar ubicada en cualquier marco. Y el SO traduce o mapea, mediante tablas y asegura: TRANSPARENCIA: SO se encarga de traducir, el usuario escribe el programa como si todo entrara en forma contigua. SEGURIDAD: Cada proceso ve sólo su propia tabla, no tiene lugar en su espacio nada más que para eso. MEMORIA: En caso de que la memoria principal no alcance, algunas páginas quedan en disco. 2

13 Niveles de la Jerarquía de Memoria Capacity Access Time Cost CPU Registers s Bytes <s ps Cache K Bytes - ns $.-./bit Main Memory G Bytes ns-us $.-. Disk T Bytes ms cents Tape infinite sec-min -6 Registros Cache Memoria Disco Cinta Instr. Operands Blocks Pages Files Staging Xfer Unit prog./compiler -8 bytes cache cntl 8-28 bytes OS 52-4K bytes user/operator Mbytes Nivel Superior faster Larger Nivel Inferior

14 Terminología equivalencia con Cache. Líneas de Cache Marcos MP Cache Bloques Memoria Virtual Páginas Bloque en MP Página en Secundario. Falla de Cache Falla de Página (Page Fault) MP Primario. Disco Secundario. Memoria Virtual: MP es a disco lo que Cache es a MP. En lugar de líneas de caché tenemos marcos. Fallo muy costoso, énfasis en bajar los mismos: Totalmente Asociativa, manejado por una tabla por Sw. Veremos por qué 4

15 Memoria Virtual Provee la ilusión de una memoria muy grande Suma de las memorias de varios procesos > memoria física. Espacio de direcciones de cada proceso > memoria física Permite que la memoria física disponible ( rápida y barata) sea muy bien empleada Simplifica la administración de memoria (razón principal hoy en día) Explota la jerarquía de memorias para obtener tiempo medio de acceso bajo. Al menos dos niveles de almacenamiento: principal y secundario En muchos casos el procesador amplía el espacio de memoria concatenando un registro a la dirección lógica. La dirección resultante se llama dirección virtual y la del procesador dirección lógica 5

16 Unidad de Manejo de Memoria (MMU) La unidad de manejo de Memoria, MMU, es el Hw responsable de mapear las Direcciones lógicas emitidas por el CPU a direcciones físicas que se presentan Al cache y a memoria principal. Por qué Hw, no era SO? CPU Chip C P U Logical Address M M U Mapping Tables Virtual Address Physical Address C a c h e M a i n M e m o r y D i s k Definiciones: Dirección Efectiva la dirección que maneja el procesador mientras se ejecuta un programa. Sinónimo con dirección lógica. Dirección Virtual dirección que genera el MMU a partir de la dirección efectiva. Dirección Física Dirección que se presenta a la unidad de memoria. 6

17 Ejemplo de Direcciones Virtuales PowerPC 6 El PowerPC 6 genera direcciones lógicas de 2-bit. El MMU las traduce a direcciones virtuales de 52-bit antes de la traducción final a direcciones físicas. Mientras que cada proceso está limitado a un espacio de 2 bits, la memoria virtual puede contener varios de estos procesos. 7

18 Aspectos Básicos en el Diseño de Memoria Virtual Tamaño de las páginas que se transfieren desde el Secundario al Primario Política de Reemplazo de páginas cuando no hay lugar en el primario, cual página reemplazar?. Política de carga bajo demanda solo cuando hay un fallo se trae una página del secundario (carga dinámica es más rápida, trae lo justo) Manejo del CPU en un fallo: espera o cambia a otro proceso? Política de escrituras: write back o write through? Proceso de Traducción de direcciones Virtuales a Direcciones Físicas Acceso al Secundario en caso de falla: puede el CPU acceder directamente al Secundario? Organización de las Páginas El espacio virtual y el físico se dividen en partes de igual tamaño páginas Marcos de páginas 8

19 Direcciones en el Primario y el Secundario Dirección de Memoria Principal: entero sin signo Dirección del Disco: número de pista, número de sector, desplazamiento o palabra en el sector. 9

20 Mapeo de Direcciones V = {,,..., n - } espacio de direcciones virtuales M = {,,..., m - } espacio de direcciones físicas MAP: V M U {F} función de mapeo de direcciones n > m MAP(a) = a' si el dato en la dirección virtual a está en M en la dirección física a' = F si el dato en la dirección virtual a no está en M CPU a Espacio Virtual V Fallo por falta del dato manejador De fallos a Mecanismo Traductor F a' Main Memory Secondary Memory Dirección física SO realiza esta transferencia 2

21 Algoritmo de Mapeo de Direcciones P bit de presencia en tabla de páginas. Si P = la página está en MP en el marco que figura en la tabla Si no está en MS en la dirección que también figura en tabla. Derechos de acceso (se ponen en la tabla también) R = Read-only, R/W = read/write, X = execute only Si el tipo de acceso no es compatible con los derechos de acceso, entonces excepción por fallo de protección. Si P = entonces fallo de página Fallo de Protección: El manejador de excepciones en general aborta la tarea Fallo de Página: El SO generalmente produce un cambio de contexto: el proceso actual se suspende mientras se trae la página del secundario. 2

22 Organización de Páginas, Ej. Primario 8 pág, Sec. 2 pág Dirección Física marco K K K Addr Trans MAP Dirección Virtual 24 pág. K K Memoria Física Mapeo de Direcciones N de página desplazamiento 744 K Memoria Virtual Dirección Virtual Reg. Base Tabla de Pag índice En la tabla De Pág V Page Table Access Rights FA c Tabla ubicada en memoria Física Dirección de Memoria Física C: concatenación FA frame address V Validez 22

23 Ejemplo Primario Secundario Tabla de Páginas P Marco Marcos de K Páginas de K Ancho de Desplazamiento? Dirección Física Dirección Virtual Marco Desplazamiento Página Desplazamiento 2

24 Ejemplo Primario Secundario Tabla de Páginas P Marco Acierto!! 2 4 Marcos de K Páginas de K Dirección Física Dirección Virtual Desplazamiento Desplazamiento 24

25 Ejemplo Primario Secundario Tabla de Páginas P Marco Marcos de K Páginas de K Fallo! Desalojemos Marco, pág 4 Dirección Física Dirección Virtual Marco Desplazamiento Desplazamiento 25

26 Ejemplo Primario Secundario Tabla de Páginas P Marco Marcos de K Páginas de K Fallo! Desalojamos Marco, p 4 Dirección Física Dirección Virtual Marco Desplazamiento Desplazamiento 26

27 Ejemplo Primario Secundario Tabla de Páginas P Marco Marcos de K Páginas de K Fallo! Alojemos Pág en M Dirección Física Dirección Virtual Desplazamiento Desplazamiento 27

28 Memoria Virtual - Ventajas Direccionamiento Simplificado. Cada unidad de un programa puede ser compilado en su propio espacio de direcciones, comenzando de cero y extendiéndose potencialmente mucho más que la cantidad de memoria física disponible en el sistema. Al momento de cargar un programa en memoria, no se requiere relocalizar sus direcciones. Protecciones. Al momento de traducir a una dirección física se puede chequear protecciones de lectura, escritura, ejecución... Esto permite seguridad en el funcionamiento de todo el sistema. Se emplea para evitar que programas defectuosos o intrusos causen daño a otros usuarios del sistema. 28

29 Protecciones. Un programa no debe alterar el estado de otro. Espacios Disjuntos. No se puede direccionar, no se ve. A menos que modifique Tabla de Páginas. Solución: colocar TP en área del S.O. 2. Para compartir información entre Programas. P pide a S.O. acceder a datos de P2. Si P2 permite (derechos), S.O. Copia entrada TP P2 en TP P. S.O. copia protecciones a la entrada de TP P. P ya puede acceder a datos compartidos.. Un cache puede tener datos de varios Procesos. No es eficiente vaciar el cache con cada cambio. Coexisten Páginas de varios procesos. Se requiere un identificador de proceso en el TAG. Cuando P corre, en MMU está su identificador de proceso. Este identificador se usa en el acceso. 29

30 Mecanismos de Protección. Modos: Usuario y Supervisor. Instrucciones Protegidas sólo en modo supervisor. Permiten cambiar PSW, Registro Base a TP, Status, etc. 2. Pedidos del Usuario al Supervisor. Syscall llamada al S.O.. Manejador de Excepciones. PSW tiene información sobre Modo, máscara excepciones. RFE return from exception, permite retornar al usuario. 4. Tablas de Páginas en Espacio del S.O.

31 Tamaño Optimo de Página Criterio optimizar performance. Páginas chicas fallan con accesos secuenciales. Páginas grandes fallan cuando hay saltos (pocas páginas en MP). Existe un óptimo experimental. les recuerda a cache? La tendencia es en general hacia páginas grandes Las memorias son grandes y baratas. La penalidad es muy grande por traer una página y se justifica más si se traen más datos (página grande). La mayoría de las máquinas tienen páginas de 4K, incrementándose para nuevos modelos. Cuánta mem. se desaprovecha en un módulo con MV? Fragmentación Interna.

32 Tamaño de Tablas de Páginas Tablas de mapeo directo de páginas podrian ser muy grandes. Ej: Arquitectura Pentium 22 Page Number Disp Podría haber 2 22 entradas a la TP, de 4 Bytes c/u, 6 Mb para cada programa! En Sistemas Operativos verán más detalle para evitar tener 6MB en MP para cada programa 2

33 Tamaño Limitado de Tabla de Páginas (MIPS) En general no se usa todo el espacio virtual.. Parte inferior del espacio para programa y datos variables. 2. Parte superior para stack.. Crear dos tablas con un número limitado de entradas, una para cada parte. 4. Si hace falta más espacio, excepción al SO para obtenerlo. Stack Programa y Datos

34 Cache con Direcciones Virtuales CPU DV DF Fallo Traduc- Cache ción datos hit Memoria Principal El pase de Dirección Virtual a Dirección Física toma un acceso adicional a M! Esto hace que el acceso a cache sea muy caro en término de tiempos. ENTONCES: Por qué acceder al cache con DF y no con DV? CPU DV Traducción DF Memoria Principal hit Cache data 4

35 Problema de Sinónimos en Cachés con DV Problema de sinónimos/alias: Varios procesos pueden compartir datos y acceder a ellos con distintas direcciones virtuales varias entradas del cache podrían contener un mismo bloque de Memoria Principal. Si una entrada cambia: debe cambiarse todas las copias que se encuentran en el cache, sino se hace inconsistente. Esto requiere bastante Hw, esencialmente una búsqueda asociativa en los índices físicos (no virtuales) para ver si hay aciertos múltiples. 5

36 Buffer de Traducción de Direcciones:TLBs Con Memoria Virtual, cada acceso costaría por lo menos el tiempo de acceso a Memoria Principal (un acceso para TP y otro para el dato) más otro de cache en el mejor caso. Esto haría impracticable el esquema. Una alternativa práctica para acelerar la traducción consiste en usar un cache especial con las entradas de la tabla de páginas recientemente accedidas se llama Translation Lookaside Buffer o TLB Virtual Address Physical Address Dirty Ref Valid Access El tiempo de acceso al TLB es comparable al de acceso al cache (mucho menor que el tiempo de acceso a memoria) 6

37 Traducción Práctica de Direcciones: TLB Memoria Virtual La Memoria actúa como un caché para el disco. La TP mapea los números de páginas virtuales a números de marcos físicos. TLB es un caché de traducciones recientes (de la TP) Virtual Address Space Physical Memory Space Page Table virtual address page off 2 Translation Lookaside Buffer frame page

38 Características de los TLBs Como cualquier otro cache, el TLB puede ser totalmente asociativo, asociativo por conjuntos, o de mapeo directo. Los TLBs generalmente son pequeños, típicamente no más de entradas, aún en máquinas muy potentes, lo que permite asociatividad completa. La mayoría de las máquinas medianas emplean asociatividad por conjuntos. CPU hit VA PA miss TLB Cache Lookup Main Memory Traducción con un TLB miss Translation hit /2 t data t 2 t 8

39 Funcionamiento General con Cache y TLB Para acceder a cache se debe acceder primero a TLB C P U C a c h e M a i n m e m o r y S e c o n d a r y m e m o r y V i r t u a l a d d r e s s S e a r c h T L B S e a r c h c a c h e S e a r c h p a g e t a b l e P a g e f a u l t. G e t p a g e f r o m s e c o n d a r y m e m o r y Y T L B C a c h e Y Y h i t h i t P a g e t a b l e h i t M i s s M i s s M i s s U p d a t e M M, c a c h e, a n d p a g e t a b l e & TLB U p d a t e c a c h e f r o m M M G e n e r a t e p h y s i c a l a d d r e s s G e n e r a t e p h y s i c a l a d d r e s s R e t u r n v a l u e f r o m c a c h e U p d a t e T L B 9

40 Reducción del Tiempo de Traducción con TLB Tiempo de acceso total a Cache = t a (TLB) + t a (Cache) Se puede avanzar un paso más para reducir el # de ciclos por acceso al cache: Solapando el acceso al cache con el del TLB. Los bits más significativos de DV se usan para buscar en TLB. Los bits menos significativos de DF se usan como índice en el cache. Funciona? Sin solapamiento los bits menos significativos de la DF se usan para acceder a Cache. Y si estos bits menos significativos fueran iguales en DF y DV? No haría falta esperar a DF, se los puede tomar de DV! 4

41 Solapamiento de Cache y TLB 2 TLB Búsqueda Asociativa index Cache K 2 4 bytes DF Hit/ Miss 2 2 page # disp DF Data IF TLB hit Then if (cache tag = DF) enviar datos al CPU ELSE acceder a Memoria con DF del TLB (solucionar fallo de cache) ELSE do Traducción Standard de Dirección Virtual con Tablas de Pág. = 4

42 Problemas con el Solapamiento de TLB y Cache El acceso en paralelo funciona si y solo si los bits de direcciones que indexan el cache no cambian como resultado de la traducción de DV Esto usualmente nos limita a caches pequeños, grandes páginas, o a un cache asociativo por conjuntos de alta asociatividad para cache grande Ejemplo: supongamos caso anterior pero el cache se incrementa a 8 K bytes en lugar de 4 K: 2 cache index 2 2 virt page # disp Soluciones: incrementar el tamaño de páginas a 8 K; emplear cache asociativo de 2 vías; Contra: Hit Time Este bit cambia por la traducción a DF, pero se necesita para buscar en el cache K Cache asociativo 2 vías

43 Solución Alternativa Poner el acceso a TLB (traducción) como una etapa más del pipeline. Contra: más largo el pipeline costo de riesgos 4

44 Algoritmos de Reemplazo de Páginas Igual que para el reemplazo de bloques en Cache: Menos recientemente usada (LRU):. En cache nos conformábamos con un algoritmo aproximado, pero aquí la penalidad por equivocarse es demasiado alta. 2. Implementar LRU lo mejor posible no lleva tanto tiempo frente a un fallo.. Se requiere información sobre accesos anteriores, difícil de implementar. Un bit indica si la página fue referenciada (HW). Con cada cambio de página se recorre la tabla. Se linkea la lista, arriba van los nuevos referenciados. Se pone a cero el bit de referenciado a todas las páginas. Para reemplazar hay que tomar la que está abajo. Dónde ponemos una nueva? Buena performance, se basa en el principio de localidad. 44

45 Requerimientos a la Arquitectura Arquitectura: debe proveer bits de ensuciado y de acceso en cada entrada de la TP => necesita actualizar cada entrada con cada acceso a memoria? Caro En qué puede ayudar TLB a este problema? En TLB están siempre las páginas más usadas. Solo se podrá reemplazar páginas que hayan estado en el TLB en algún momento y que hayan salido de él. Cuando hay fallo de TLB: Toda página que entra al TLB se la saca del stack. Toda página que sale, se pone en tope del stack. Se copian flags de ensuciado a la entrada correspondiente en TP. Los flags de referencia del TLB sirven para desalojo LRU del mismo. Los flags se actualizan solo en el TLB por HW (poco HW ) 45

46 Cache Vs. Memoria Virtual: Implementación Características Cache / M.Memory M.Memory / Secondary Cociente entre tiempo de acierto y fallo Sistema de Administración Tamaño de la página o bloque 5 > Principalmente Hw Principalmente Sw 4 28 Bytes KB Acceso a M2 Directo A través de M 46

47 .... PowerPC 6 Implementación en 2 bits de la Arq. PPC de 64 bits DV: 52 bit DF; 2 bit 6 registros de segmentos Páginas de 4Kb Segmentos de 256 Mb TLB de Inst: 28 entradas TLB datos: 28 2-way Búsqueda solapada en cache L de 2 KB, 8 vías Por qué 8 vías? 7 4 S e g # 4 5 V i r t u a l p g # 9 A c c e s s c o n t r o l a n d m i s c. W o r d 2 U T L B S e t S e t 2 - b i t p h y s i c a l p a g e b i t v i r t u a l s e g m e n t I D ( V S I D ) 4 - b i t v i r t u a l p a g e 2 - b i t l o g i c a l a d d r e s s f r o m C P U C o m p a r e C o m p a r e H i t 2 2 H i t t o C P U 2 C a c h e 4 d d Miss cache load M i s s t o p a g e t a b l e s e a r c h m u x 2 - b i t p h y s i c a l a d d r e s s 47

48 Ejemplos: Pentium Pro y Power PC 64 TLB Cache: Characteristic Intel Pentium Pro PowerPC 64 Organización Caches Separados para I y D Caches Separados para I y D Tamaño de la Cache 8 KB cada uno 6 KB cada uno Asociatividad 4 vías 4 vías Algoritmo Reemplazo LRU aproximado LRU Tamaño de Bloque 2 bytes 2 bytes Política de Escrituras Write-back Write-back or write-through 48

49 Memoria Virtual en Perspectiva Histórica Desde que se inventó MV, DRAM es 64 veces mayor. Los sistemas hoy casi no presentan fallos. Deberíamos abandonar MV? 49

50 Por qué MV hoy?. Generalidad Pueden correr varios programas, en total > que el espacio de memoria. 2. Administración de Memoria Asignar y quitar bloques de tamaño fijo es muy simple. Protecciones. Permite que corran varios programas concurrentemente. 4. Flexibilidad Porciones de un programa se pueden poner en cualquier parte sin relocalización. 5. Uso eficiente de memoria. Solo las porciones activas de los programas necesitan estar en MP. 6. Entrada/Salida en Paralelo. Ejecutar otros programas mientras se cambia una página. 7. Performance. El uso más eficiente de los recursos permite mayor performance global. 5

51 Conclusiones # Memoria Virtual: Nivel Adicional de la Jerarquía de M. Importante en una época por la escasa MP. Hoy MV permite a varios procesos compartir memoria sin tener que pasarlos a disco continuamente. Lo más importante hoy son las protecciones. Se usan tablas para traducir DV a DF. Los TLBs aceleran la traducción. Los fallos de TLB son significativos en performance. 5

52 Conclusiones #2 Caches, TLBs, MV, se analizan en base a 4 puntos: Dónde se ubica la información? Cómo se sabe dónde está la información? Qué información se reemplaza en un fallo? Cómo se manejan las escrituras? La performance del CPU depende no solo del programa, el ISA y su implementación, sino también de los fallos. Más sobre MV en Sistemas Operativos. 52