Seminario de Dispositivos Semiconductores 2do Cuatrimestre de Fig. 1 M1 VDD. Fig. 2

Transcripción

1 Guía de Ejercicios Nº7 CMOS 1) Cómo son las tensiones V DS en el circuito de dos transistores n-mosfet de la Fig. 1? V DS1 = V DS2 V DS1 > V DS2 V DS1 < V DS2 M1 VDD VG M2 Fig. 1 2) A qué tensión final queda cargado el capacitor de la Fig. 2? V C = V DD - V T V C = V DD V C = M1 VDD C1 Fig. 2 3) La tecnología CMOS casi no consume corriente durante el estado estacionario (sólo pequeñas corrientes de fuga de gate). En cambio, durante la transición entre estados lógicos existen dos mecanismos de consumo: 1) la carga y descarga de la capacidad de carga C L y 2) cuando momentáneamente ambos transistores están conduciendo. En el primer caso la potencia disipada debido a la carga y descarga de C L es P = f C V 2 Q L DD En el segundo caso, circula un pulso transitorio cuasi-triangular de corriente (Fig. 3) entre V + y GND a través de los transistores, disipando una potencia T 1 PTRAN = I() tvdt + = tp f IMAX V T Donde t = tiempo de transición, V = V + - V TN - V TP, f es la frecuencia de transiciones, e I MAX es la corriente que circula por el par NMOS/PMOS cuando V IN = V M. Fig. 3 Para una tecnología de V DD = 2.5V, asumiendo t p =.1ns, C L = 2 ff y f = 4MHz, determine V M, I MAX, P Q y P TRAN para los siguientes casos: a) K N = K P = 1uA/V 2, V TN = -V TP =.7V b) K N = K P = 1uA/V 2, V TN =1.V, V TP.= -.5V c) K N = 5uA/V 2, K P = 2uA/V 2, V TN = -V TP.=.7V 1

2 4) Dada una tecnología CMOS con V TN = -V TP =.7V, K N = K P = 1uA/V 2, C L = 2 ff, t =.1ns, y f = 4MHz determine P Q y P TRAN para los siguientes casos: a) V DD = 3.3V b) V DD = 1.8V 5) Para poder suministrar la corriente demandada por cargas externas al circuito integrado generalmente se conectan varias etapas en cascada, como se ilustra en la Fig. 4. Suponga que se tiene un circuito como el de la Fig. 4, donde los transistores de la segunda etapa tienen 4 veces más ancho que los de la primera etapa. La tecnología CMOS empleada tiene V DD = 3V, L = 1.2 µm, t ox = 17.3 nm, V TN =.9 V y V TP = -.7V, con coeficientes intrínsecos K N = 12uA/V 2 y K P = 5uA/V 2. Asumiendo que los anchos de la primera etapa son W N = 3 µm y W P = 6 µm, determine: a) El umbral de conmutación V M. b) La capacidad de carga C L que la segunda etapa le representa a la primera: 2 2 ε OX 2.345fF/ µ m CL = CGSp + CGSn = COX ( areap + n) = ( Wp+ n L) = ( Wp+ n L) 3 3t 3 t c) El tiempo de conmutación t p. d) P Q y P TRAN para f = 1MHz OX OX Fig. 4 6) En la mayoría de los circuitos lógicos la información digital se almacena en capacitores MOS, como se ilustra esquemáticamente con C 1 en la Fig. 5. La conexión entre este capacitor y el inversor de lectura se realiza mediante una llave analógica cuasi-ideal SW1 (que en la práctica generalmente se implementa con MOSFETs). Los parámetros de los MOSFETs de la Fig. 5 son K N = K P = 5uA/V 2, V TN = -V TP =.8V, y la capacidad de entrada del inversor es C 2 = 15 ff. Inicialmente, el inversor está en el estado V G = V y C 1 está cargado con 3V (estado lógico 1). Al cerrarse la llave SW1 la carga de C 1 se redistribuye entre C 1 y C 2, un nuevo valor de tensión aparece en V G, y V out cae a un valor inferior al inicial. Asumiendo V DD = 3.6V, determine: a) El valor de V G que resultará luego de cerrarse SW1. b) La corriente inicial de descarga de C L en el instante t = + (V out = V DD ). Fig. 5 2

3 7) Determinar qué función lógica permiten implementar los siguientes circuitos CMOS: Fig. 6.a Fig. 6.b Fig. 6.c 8) Determine cuál es el circuito CMOS que permite implementar las siguientes funciones lógicas: a) Z = A (B + C) b) Z = D + A (B + C) c) Z = (A + B) (C + D) d) Z = A B C + D E e) Z = (A + B + C) (D E) 9) El proceso de fabricación CMOS de tecnología L =.5 µm consta básicamente de las etapas ilustradas en la animación interactiva a lo que se le agrega (entre otras cosas) un segundo nivel de contacto en metal (Metal2). Sabiendo que en las Figs. 7.a, 7.b y 7.c el sustrato de la oblea es de tipo P, que el proceso es de tecnología L =.5 µm, y que el código de colores utilizado es: Rosa: Zona de deposición N ( N Well ). Gris claro: Zona de dopado P+ o N+. Rojo: Capa de Polisilicio. Verde: Activo (Active Area, ver en el detalle de la animación). Azul: Metal de nivel 1 (capa inferior de metal). Gris oscuro: Metal de nivel 2 (capa superior de metal) - (ver Fig. 7.c). Celeste: Zonas de contacto Metal 1 con zonas de dopado P+ y con zonas de dopado N+. Negro: Vía Activo-Metal1 (contacto vertical). Blanco: Vía Metal1-Metal2 (contacto vertical) - (ver Fig. 7.c). a) Identificar cada uno de los transistores (terminal Gate, Drain, Source y Bulk) en las Figs. 7.a, 7.b y 7.c. b) Identificar las líneas de +V y Volts. c) Realizar el diagrama del interconexionado de los transistores. d) Determinar la función lógica que corresponde a cada circuito. 3

4 IN IN A IN B IN B IN A Fig. 7.a Fig. 7.b Fig.7.c 1) El sumador de un bit ilustrado en la Fig. 8 se ha implementado como se indica en la Fig. 9, de acuerdo al mismo proceso y código de colores que en el ejercicio 8. Notar que al colocar dos celdas elementales como las de la Fig. 9 una arriba de la otra, las conexiones C in y C out quedarán automáticamente interconectadas, lo que pemite una modularidad y sencillez en el diseño. a) Identificar en la Fig. 9 cada una de las compuertas y su respectivo interconexionado. Fig. 8 C in A B S Fig. 9 C out 4

5 11) Dos transistores en paralelo con el mismo largo de canal (L 1 = L 2 ) pueden analizarse como un único transistor equivalente con L EQ = L 1 y W EQ = W 1 + W 2. Dos transistores en serie con W 1 = W 2 pueden analizarse como un único transistor con L EQ = L 1 + L 2 y W EQ = W 1. Dados los layouts de la Fig. 9, a) Sintetizar el circuito CMOS de una compuerta NOR y una compuerta NAND, ambas de tres entradas. b) En las Fig. 9 se observan los layouts de estas compuertas (no necesariamente en el orden anterior). Identificar qué layout corresponde a cada compuerta, indicando todos los transistores, sus terminales, los contactos ground y VDD, las entradas y la salida de cada compuerta. c) Para una compuerta NOR de tres entradas cargada con un capacitor CL y considerando los modelos de W y L equivalentes resultantes de la asociación serie y paralelo de los transistores, construya una tabla donde se muestre el valor de las entradas, el valor de salida y el valor de la corriente que circulará por la Red N y la Red P en cada carga/descarga del capacitor. Asuma que la carga inicial de CL es tal que forzosamente éste debe cargarse o descargarse en cada caso. Cuál es la menor corriente para una transición - 1? Y para una transición 1 -? (Datos: k'n = 5 µav -2, k'p = 25 µav -2, Wn = 4 µm, Wp = 2 Wn, Ln = Lp = 1 µm, V Tn = 1 V, V Tp = -1 V, V DD = 5 V, C L = 1 ff). d) Para el análisis de tiempo de transición de compuertas éstas pueden representarse como un Inversor CMOS equivalente, donde las dimensiones de los transistores son tales que contemplan la menor corriente durante las transiciones -1 y 1-. Calcule t PHL y t PLH para la compuerta NOR del inciso (c). Son estos tiempos iguales? En caso negativo, qué haría para igualarlos? Fig. 9 5