Familia de procesadores Intel x86

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1 Familia de procesadores Intel x86 Mario Medina C. Intel 8086 y : 1978, 29K transistores 8 Registros de 16 bits Bus de datos de 16 bits Bus de dirección de 20 bits Multiplexado con bus de datos Aprox. 2.5 MIPS 8088: CPU de IBM-PC Bus de datos de 8 bits Clock de 4.77 MHz (IBM-PC) Fabricantes: Intel y AMD Intel : 1982, 134K transistores Clock de 6 a 12.5 MHz Procesador del IBM PC-AT Bus de direcciones de 24 bits Direcciona 16 MiB Tiene modos real y protegido Mejoras en microarquitectura lo hacían 2 veces más rápido que 8086 de misma velocidad Intel : 1985, 275K transistores Arquitectura de 32 bits Registros extendidos de 32 bits Modos real, protegido y virtual 16 y 20 MHz 386SLC es 386SX con cache interna de 8 KiB Intel niega la licencia del a AMD Clonado por Cyrix, AMD y otros Intel i486 i486: 1989, 1.2M transistores Integra FPU 387 al chip i486 Instrucciones atómicas fetch-and-add Agrega cache L1 interna D+I de 8 KiB i486sx: 486 sin unidad de punto flotante Desempeño es 50% mejor que i386 de la misma velocidad Pipeline de 5 etapas Intel Pentium Pentium: 1993, 3.1 M transistores Microarquitectura P5 60 y 66 MHz Bus de datos de 64 bits Desempeño es el doble que i486 Procesador superescalar Ejecuta 2 ops. aritméticas por ciclo Cache interna de datos 8 KiB e instr. 8 KiB Predicción de saltos 2014 Mario Medina C. 1

2 Intel Pentium MMX Pentium MMX: 1997, 4.5 M transistores Instrucciones MMX Vectores enteros de 64 bits datos de 1, 2 o 4 bytes 8 registros de punto flotante 64 bits cada uno Cache interna de 32 KiB Intel Pentium Pro Pentium Pro: 1995, 5.5 M transistores Microarquitectura P6 Bus de direcciones de 36 bits Direcciona 64 GiB Clock de 150 y 166 MHz Instr. move condicional Superescalar de 3 vías Memoria cache L2 de 256 KiB a 1 MiB Conectada via backside bus Opera en paralelo a RAM Intel Pentium II Pentium II: 1997, 7M transistores Memoria cache L2 de 256 ó 512 KiB conectada via backside bus Versión Xeon tiene caches 512 KiB a 2 MiB Front-side bus de 100 MHz Agrega instrucciones MMX a Pentium Pro Cache L1 de 32 KiB Clock de 266 MHz Intel Pentium III Pentium III: 1999, 8.2 M transistores Instr. vectoriales de 128 bits (SSE) Agrega registros dedicados de 128 bits Aceleran cálculos de punto flotante Versión Coppermine agrega cache L2 de 256KB en el chip 28 M transistores Versión Tualatin aumenta cache L2 a 512 KiB Intel Pentium 4 Pentium 4: 2001, 42 M transistores Microarquitectura NetBurst, 1.5 GHz Tecnología HyperThreading (3.4 GHz) Agrega instr. vectoriales de 8 bytes () Luego agrega nuevas instrucciones x86-64 Limitado por alta disipación a altas velocidades 180 nm a 65 nm Clock hasta 3.8 GHz Intel Pentium M Pentium M 775: 2003, 140M transistores Pentium III muy modificado Basado en microarquitectura P6 Bus del Pentium 4,, MMX No hyperthreading, no SSE3 Optimizado para bajo consumo Desempeño Pentium M 1.6 GHz ~ P4 2.4 GHz Cache L1 Datos 32 KiB + Instr. 32 KiB Cache interna L2 de hasta 2 MiB 2014 Mario Medina C. 2

3 Intel Pentium EE Pentium Extreme Edition (2005), 164M transistores Pentium 4 dual-core Microarquitectura NetBurst MMX, SSE,, SSE3 Arquitectura Intel de 64 bits Intel Core Intel Core: 2006, 150M transistores Microarquitectura Core derivada del P6 1 ó 2 Cores de 32 bits en el chip Cache L1 de 64 KiB Cache L2 compartida de 2 MiB No Hyperthreading Instrucciones SSSE3 Intel Core 2 Intel Core 2: 2006, 291M transistores Microarquitectura Core de 64 bits Solo, Duo o Quad Core Tecnología de 65nm y 45nm Cache L2 compartida de 4MB ó 6 MB Instrucciones SSE3 y SSSE3 Modo SpeedStep (Reloj variable) Intel Atom Intel Atom: 2008, 47M transistores Microarquitectura Atom de 64 bits Muy popular en netbooks Optimizada para bajo consumo de potencia 2 pipelines de 16 etapas MMX, SSE,, SSE3, SSSE3 Cache L1 Datos 24 KiB + Instr. 32 KiB Cache L2 de 512 KiB Intel i7 (Nehalem) Intel i7: 2008, 770M transistores Microarquitectura Nehalem de 64 bits Buses Quick Path Interconnect (QPI) Elimina Front-Side Bus Cache L2 de 4 a 12 MiB Dynamic overclocking (Turbo Boost) Dual-core, Quad-core ó Six-core MMX, SSE,, SSE3, SSSE3 3 canales de memoria DDR3 Intel i7 (Sandy Bridge) Intel i7: 2008, 995M transistores Microarquitectura Sandy Bridge de 64 bits Tecnología de 32 nm Quad-core Cache L1 de KiB por core Cache L2 de 256 KiB por core Cache L3 compartida de 4 a 8 MiB Procesador gráfico incorporado en el chip Advanced Vector Extensions (AVX) 2014 Mario Medina C. 3

4 Intel Xeon E5 (Sandy Bridge) Intel Xeon E5: 2012, 2260M transistores Microarquitectura Sandy Bridge-E de 64 bits Fecha de aparición: marzo 2012 Tecnología de 32 nm De 2 a 8 cores Cache L2 por core de 256 KiB Cache L3 compartida de 2 a 20 MiB Advanced Vector Extensions (AVX) Línea Xeon dirigida a servidores y estaciones de trabajo Intel i7 (Ivy Bridge) 4 Cores 6 Unidades GPU Microarquitectura Ivy Bridge Sobre 1400M transistores Velocidad: 3.5/3.9 GHz Cache L1: 64 KB/core Cache L2: 256 KB/core Cache L3: 8 MB Consumo: 77W Tamaño: 133 mm 2 Precio inferior a US$300 Intel I7 (Haswell) 4/6/8 Cores Intel HD 4600 Microarquitectura Haswell Sobre 1400M transistores Velocidad: 3.6/4.0 GHz Cache L1: 64 KB/core Cache L2: 256 KB/core Cache L3: 8 MB Consumo: 84W Tamaño: 177 mm 2 Precio: US$300 MMX opera sobre datos de 64 bits 57 instrucciones MMX Puede operar sobre 2 enteros de 32 bits, 4 enteros de 16 bits ó 8 enteros de 8 bits Diseñado para operaciones gráficas Realiza la misma instrucción sobre los datos Aparecen con el Pentium MMX Usa registros de punto flotante FP de la CPU AMD introduce instrucciones 3DNOW! que usan datos como punto flotante Instrucciones MMX de Intel Registro FP de 64 bits Puede ser interpretado como Entero de 32 bits Entero de 32 bits Entero 16 bits Entero 16 bits Entero 16 bits Entero 16 bits 8 bits 8 bits 8 bits 8 bits 8 bits 8 bits 8 bits 8 bits SIMD SIMD (Single Instruction, Multiple Data) aplica la misma instrucción en paralelo a varios datos También llamadas instrucciones vectoriales cortas Beneficia aplicaciones que realizan las mismas operaciones sobre muchos datos en forma regular 2014 Mario Medina C. 4

5 Instrucciones SIMD Requiere múltiples unidades funcionales Requiere acceso paralelo a datos SSE (Streaming SIMD Extensions) Agrega a la CPU 8 registros especiales XMM0 a XMM7 de 128 bits Instrucciones operan sobre éstos como 4 números de punto flotante de precisión simple 70 instrucciones Aparece con el Pentium III No incluye operaciones sobre enteros AMD agrega 8 registros XMM más XMM8 a XMM15 Instrucciones SSE de Intel (Streaming SIMD Extensions v.2) amplía instrucciones SSE Nuevas instrucciones operan sobre registros XMM de 128 bits Aparecen con el Pentium IV Operaciones sobre datos como 2 double, 2 enteros de 64 bits, 4 enteros de 32 bits, 4 float, 8 enteros de 16 bits ó 16 enteros de 8 bits Registro XMM de 128 bits Puede ser interpretado como double de 64 bits double de 64 bits entero de 64 bits entero de 64 bits entero 32 bits entero 32 bits entero 32 bits entero 32 bits float 32 bits float 32 bits float 32 bits float 32 bits 16 bits 16 bits 16 bits 16 bits 16 bits 16 bits 16 bits 16 bits SSE SSE SSE3 (Streaming SIMD Extension v.3) 13 nuevas instrucciones que pueden operar horizontalmente, entre los datos que comparten un mismo registro XMM Aparecen en Pentium 4 (Prescott) SSSE3 (Supplemental Streaming SIMD Extensions v.3) Aparecen con la microarquitectura Core 16 nuevas instrucciones SSE4 (Supplemental Streaming SIMD Extensions v.4) 54 instrucciones nuevas Aparece en microarquitectura Core (Penryn) AVX (Advanced Vector Extension) Aparece en microarquitectura Sandy Bridge Extiende registros a 256 bits (YMM) Incluye nuevos formatos de instrucción Requiere soporte a nivel del S. O. Windows 7, 8, Linux Mario Medina C. 5

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