PIC 16F87X TEMA LA MEMORIA DE DATOS MEMORIA RAM
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- Juan Francisco Ojeda Marín
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1 PIC 16F87X TEMA LA MEMORIA DE DATOS MEMORIA RAM
2 Estructura De La Memoria Ram La memoria de datos RAM está dividida en 4 bancos de registros: BANCO 0, BANCO 1, BANCO 2 y BANCO 3, cada uno posee 128 bytes. Los bits RP1 y RP0 (bits 6 y 5 del Registro de STATUS) nos permiten seleccionar el banco activo, de acuerdo con la siguiente tabla: D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 2
3 Estructura De La Memoria Ram RP1 RP0 BANCO 0 0 Banco Banco Banco Banco 3 Las posiciones más bajas de cada banco están reservadas para los Registros de Funciones especiales (SFR). D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 3
4 Estructura De La Memoria Ram Algunos de los registros de funciones especiales se encuentran replicados en varios bancos, esto se hace para dar mayor accesibilidad a los más m utilizados, y así reducir código. c Por encima de los SFR se encuentran los Registros de Propósito General GPR, que se utilizan como posiciones de RAM estática. tica. Seguidamente se da el mapa de registros del PIC 16F877/6 D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 4
5 D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 5
6 Estructura De La Memoria Ram (2) En la figura anterior: Los Bancos De Registros Las posiciones sombreadas, no están implementadas. Indirect Adress * no es un registro físicof (1) 1): : estos registros no están n implementados en los dispositivos de 28 terminales (16F873/6). Reserved(2) 2): : Estos registros están n reservados, mantenga estos registros a 0. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 6
7 Los Registros SFR Los Registros de Funciones especiales (SFR) son registros usados por la CPU y los periféricos ricos para controlar el funcionamiento deseado del dispositivo. Estos registros se pueden dividir en dos grandes grupos: Los de la CPU Los que controlan los periféricos ricos Seguidamente damos la descripción n que da Microchip en las hojas de características. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 7
8 D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 8
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11 D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 11
12 Los Registros SFR Leyenda: x desconocido, u no cambia, q depende de la condición no implementado se lee 0 Nota 1: El byte alto del contador de programa (PC) no es directamente accesible, PCLATCH es el registro donde pueden ser escritos los 5 bits que serán n transferidos al PC<12:8>. Nota 2: Otros RESET (no power-up) incluidos reset externo mediante MCLR# y reset del perro guardián. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 12
13 Los Registros SFR Nota 3: Los bits PSPIE y PSPIF están n reservados en los dispositivos de 28 terminales, mantenga a 0 estos bits. Nota 4: Este registro puede ser direccionado desde cualquier banco. Nota 5: PORTD, PORTE, TRISD y TRISE no están implementados en los dispositivos de 28 terminales su lectura da 0. Nota 6: PIR2<6> y PIE2 <6> están n reservados en estos dispositivos, mantenga estos bits a 0 D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 13
14 Los Registros SFR Seguidamente damos una descripción n de los registros SFR mas utilizados, el resto de los registros se irán n explicando según n se haga preciso. Las claves utilizadas para los valores de los bits son: R Bit de lectura W Bit de escritura u Bit no implementado 0 -n valor al POR 1 Bit es set 0 Bit es clear x valor desconocido D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 14
15 Registro de STATUS Direcciones: 03h, 83h, 103h, 183h. El registro STATUS, es un registro, que contiene una serie de banderas que indican si una cierta condición n se ha producido tras la ejecución n de la última instrucción n y otras informaciones que se detallan a continuación. n. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 15
16 Bit 0: C flag de acarreo en el octavo bit (R/W, X) 1: Acarreo en la suma y no se debe en la resta. 0: No acarreo en la suma y se debe en la resta Este bit también n se utiliza en las instrucciones de rotación. Bit 1: DC flag de acarreo en el cuarto bit (R/W, X) 1: Acarreo en la suma 0: No acarreo en la suma En la resta al contrario, se utiliza en operaciones en BCD D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 16
17 Bit 2: Z flag de cero (R/W-X) 1: El resultado de la última operación n lógica l o aritmética tica fué 0. 0: El resultado de la última operación n aritmética tica o lógica l fué <> 0. Bit 3: #PD flag Power Down (R-1) 1: Tras conectar VDD o al ejecutar la instrucción CLRWDT 0: Al ejecutar la instrucción SLEEP. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 17
18 Bit 4: #TO flag Timer Out (R-1) 1: Tras conectar VDD o ejecutar CLRWDT o SLEEP 0: Al desbordarse el temporizador WDT. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 18
19 Bit 6-5: 6 RP1 RP0 Selección n del banco para direccionamiento directo (R/W-0); Cada banco tiene 128 bytes 11 = Banco 3 (180h - 1FFh) 10 = Banco 2 (100h - 17Fh) 01 = Banco 1 (80h - FFh) 00 = Banco 0 (00h - 7Fh) D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 19
20 Bit 7 : IRP: Bit de selección de banco, utilizado en el direccionamiento indirecto (R/W-0). 1 = Bancos 2, 3 (100h - 1FFh) 0 = Bancos 0, 1 (00h - FFh) D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 20
21 Dirección: 81h y 181h Registro OPTION El registro OPTION_REG, es un registro de lectura escritura, que contiene bits de control para asignar el preescaler a TIMER0 ó WDT, fijar el rango del divisor de frecuencia, seleccionar el tipo de reloj y flanco activo para el TIMER 0, seleccionar el flanco activo para la interrupción n externa y activar o desactivar las resistencias de pull-up up del PORTB Independientemente de la causa del reset adquiere siempre el valor FFh. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 21
22 Bit 7: #RBPU: Bit de habilitación n de las resistencias de Pull Up del puerto B (W/R-1). 1: Desactiva las resistencias de pull-up up 0: Activa las resistencias de pull-up. up. Bit 6: INTEDG: Bit de selección n de flanco activo para las interrupciones externas RB0/INT (W/R, 1). 1: Int. Por flanco ascendente en el pin RB0/INT 0: Interrupción n Por flanco de en el pin RB0/INT D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 22
23 Bit 5: TOCS: Bit de selección n de la fuente de los impulsos a contar por TMR0, (contador/ temporizador) (W/R, 1). 1: Pulsos introducidos a través s de RA4/TOCK1 (modo contador: valor por defecto). 0:Pulsos del reloj interno Fosc/4 (temporizador). Bit 4: TOSE: Bit de selección n de flanco activo para RB0/TOCK1 (TMR0 como contador) (R/W-1). 1: Flanco de bajada (valor por defecto). 0: flanco de subida. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 23
24 Bit 3: PSA: Asignación n del preescaler (W/R-1). 1: El divisor de frecuencia (preescaler( preescaler) ) se asigna a WDT (valor tras el reset). 0: El divisor de frecuencia se asigna a TMR0. Para conseguir 1:1 en TMR0, se debe asignar el preescaler al perro guardián n (WDT). D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 24
25 Bits 2-0: 2 PS2, PS1, PS0: Bits de selección n del rango con el que actúa a el preescaler (W/R-1). PS2 PS1 PS0 rango para TMR0 rango para WDT :2 1: :4 1: :8 1: :16 1: :32 1: :64 1: :128 1: :256 1:128 D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 25
26 Registro INTCON Direcciones: 0Bh, 8Bh, 10Bh y 18Bh El registro INTCON, es un registro de lectura/ escritura, que contiene las habilitaciones para diferentes fuentes de interrupción n (overflow( de TMR0); por cambio de nivel en el puerto B e interrupción n externa por el pin RB0/INT), así como las banderas de estas interrupciones, que indican que alguna de ellas se ha producido. Tras un reset todas las interrupciones se prohíben. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 26
27 Bit 7:GIE Permiso global de interrupciones (R/W-0) 1: Permite todas las interrupciones no enmascaradas. 0: Todas las interrupciones están n prohibidas. Bit 6: PEIE bit de habilitación n de las interrupciones de los periféricos ricos que no se controlan en INTCON (R/W, 0) 1: Permite las interrupciones no enmascaradas de los periféricos ricos no reflejados en INTCON. 0: Prohíbe las interrupciones generadas por los periféricos ricos no controlados en INTCON. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 27
28 Bit 5:TOIE bit de habilitación n de la interrupción generada por el desbordamiento del TMR0 (R/W-0) 1: Permite la interrupción n del TMR0. 0: Enmascara la interrupción n generada por TMR0. Bit 4: INTE bit de habilitación n de la interrupción externa generada por RB0/INT (R/W-0) 1: Permite la interrupción n externa. 0: Enmascara la interrupción n externa. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 28
29 Bit 3:RBIE bit de habilitación n de la interrupción generada por cambio de nivel en algún n bit RB4- RB7 (R/W-0) 1: Permite la interrupción n por cambio de nivel en RB7-RB4. RB4. 0: Enmascara la interrupción n por cambio de nivel. Bit 2: TOIF señalizador del desbordamiento de TMR0 (R/W-0) 1: TMR0 se ha desbordado, se borra por software. 0: TMR0 no se ha desbordado. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 29
30 Bit 1: INTF Flag que indica que se ha activado la interrupción n externa RB0/INT (R/W-0) 1: Se ha activado la interrupción n externa RBO/INT, se borra por software. 0: No se ha activado RB0/INT Bit 0: RBIF Bandera que indica el cambio de nivel en uno de los bits RB4:RB7 (R/W-X) 1: Ha cambiado el nivel en algún n bit de RB4:RB7, se borra por software. 0: No se ha producido ningún n cambio de nivel. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 30
31 Registro PIE1 Dirección: 8Ch El registro PIE1, contiene los bits de habilitación para las Interrupciones provocadas por los Periféricos ricos internos del microcontrolador y no controlados por el R. INTCON. El bit PEIE (INTCON<6) ) debe estar a 1 para que se puedan habilitar las interrupciones de los periféricos. ricos. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 31
32 Bit 7: PSPIE Permiso de interrupción n para la Puerta esclava Paralelo, al realizar una operación n de lectura/escritura (R/W-0); para los dispositivos de 40 terminales. 1: Habilita la interrupción n por R/W en la PSP. 0: Prohíbe la interrupción n por R/W en la PSP. Nota: PSPIE para los dispositivos de 28 terminales (PIC16F873/6); siempre mantiene este bit a 0. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 32
33 Bit 6: ADIE Habilitación n de interrupción n para el conversor A/D al finalizar la conversión, n, (R/W-0). 1: Habilita la interrupción n del conversor A/D 0: Prohíbe la interrupción n del conversor A/D Bit 5: RCIE Permiso de interrupción n para la USART, en recepción n (el buffer se ha llenado) (R/W-0) 1: Permite la interrupción n por recepción n de la USART 0: Prohíbe la interrupción n por recepción n en la USART D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 33
34 Bit 4: TXIE Permiso de interrupción n por transmisión para la USART (el buffer se ha vaciado) (R/W-0) 1: Habilita la interrupción n por finalización n de transmisión n en la USART. 0: Prohíbe la interrupción n por finalización n de transmisión n en la USART. Bit 3: SSPIE Permiso de interrupción n para el Puerto Serie Síncrono (R/W-0). 1: Habilita la interrupción n del SSP. 0: Prohíbe la interrupción n del SSP. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 34
35 Bit 2: CCP1IE Permiso de interrupción n para el módulo de Captura y Comparación n de Pulsos nº n 1 (R/W-0). 1: Habilita la interrupción n de CCP1IE. 0: Prohíbe la interrupción n de CCP1IE. Bit 1: TMR2IE Permiso de interrupción n por desbordamiento de TMR2 (R/W-0). 1: Habilita la interrupción n por overflow del timer 2 0: Prohíbe la interrupción n por overflow del timer 2 D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 35
36 Bit 0: TMR1IE Permiso de interrupción n por desbordamiento del TMR1 (R/W-0). 1: Habilita la interrupción n del timer 1. 0: Prohíbe la interrupción n del timer 1. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 36
37 Registro PIR1 Dirección: 0Ch El registro PIR1, contiene los flags individuales que indican las interrupciones provocadas por los periféricos ricos no reflejados en INTCON. El flag de interrupción n se pone a 1 cuando esta se provoca, y además s lo permite el bit particular de habilitación, siempre y cuando la habilitación global (GIE) esté activada D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 37
38 Bit 7: PSPIF Flag de interrupción n al realizar una operación n de lectura/escritura en el Puerto esclavo Paralelo (R/W-0) (dispositivos de 40 pines) 1: Una operación n de lectura o escritura ha ocurrido, debe ser puesta a 0 por software. 0: No ha ocurrido una operación n de R/W en PSP. Nota: PSPIF en los PIC16F873/6 (dispositivos de 28 pines) se mantiene siempre a 0. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 38
39 Bit 6: ADIF Flag de Interrupción n por final de la conversión A/D (R/W-0) 1: Una conversión n A/D ha finalizado. 0: La conversión n A/D no ha finalizado.ç Bit 5: RCIF Flag de Interrupción n por ReCepción en la USART (R/W-0) 1:El buffer de la USART está lleno. 0: El buffer de la USART está vacío. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 39
40 Bit 4: TXIF Flag de Interrupción n por final del transmisión n (TX( TX) ) de la USART (R/W-0) 1:El buffer de datos a transmitir por la USART está vacío. 0:El buffer de datos a transmitir por la USART no está vacio. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 40
41 Bit 3: SSPIF Flag de interrupción n del puerto serie síncrono (R/W-0) 1: Se ha producido una interrupción n del PSS, debe ser puesta a cero antes de retornar de la rutina de atención n a la interrupción. n. Las condiciones que hacen 1 este bit son: SPI - Una transmisión/recepci n/recepción n ha tenido lugar. I2C Esclavo (Slave( Slave) - Una transmisión/recepción ha tenido lugar. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 41
42 I2C Maestro (Master) - Una transmisión/recepción ha tenido lugar. - La condición de salida inicializada ha sido completada por el módulo SSP. - La condición de parada ha sido completada por el módulo SSP. - La condición de reinicialización ha sido completada por el módulo SSP. - La condición de reconocimiento ha sido completada por el módulo SSP. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 42
43 - La condición de inicio ha ocurrido mientras el módulo SSP estaba en modo de bajo consumo (sistema multimaestro). - La condición de parada ha ocurrido mientras el módulo SSP estaba en modo de bajo consumo (sistema multimaestro). 0= No ha ocurrido ninguna condición de interrupción para SSP. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 43
44 Bit 2: CCP1IF Flag de Interrupción n del módulo m de Captura y Comparación n de Pulsos 1 (R/W-0) Modo de Captura: 1: Se ha capturado el registro TMR1 (debe ser puesto a 0 por software) 0: No se ha capturado TMR1. Modo Comparación: 1: Se ha efectuado una comparación del Registro TMR1 con el registro emparejado, (debe ser puesto a cero por software). 0: No se ha efectuado una comparación de TMR1 Modo PWM: Este modo no se utiliza. 44
45 Bit 1: TMR2IF Flag de Interrupción n de TMR2 emparejado con PR2 (R/W-0) 1:TMR2 emparejado con PR2 ha ocurrido, debe ser puesto a 0 por software 0: No ha ocurrido el emparejamiento de TMR2 con PR2. Bit 0: TMR1IF Flag de Interrupción n por overflow de TMR1 (R/W-0) 1: Overflow del TIMER1, debe ser puesto a 0 por software 0: El TIMER1 no se ha desbordado. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 45
46 Dirección: 8Dh Registro PIE2 El registro PIE2, contiene las habilitaciones individuales para las interrupciones provocadas por el módulo m 2 de captura y comparación, las interrupciones por colisión n en el PSS y por la escritura en la memoria EEPROM. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 46
47 Bit 7: No implementado: su lectura da 0. Bit 6: Reservado, se mantiene a 0. Bit 5: No implementado: su lectura da 0. Bit 4: EEIE Permiso de Interrupción n por escritura en la memoria de datos EEPROM (R/W-0) 1: Habilita la interrupción n por escritura en la EEPROM. 0: Prohíbe la interrupción n por escritura en la EEPROM. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 47
48 Bit 3: BCLIE Permiso de Interrupción n por Colisión en el Bus, cuando 2 o más m s maestros tratan de transferir a la vez (R/W-0) 1: Habilita la interrupción n por colisión. 0: Prohíbe la interrupción n por colisión. Bits 2 y 1: No implementados: su lectura da 0. Bit 0: CCP2IE Permite la Interrupción n del módulo m CCP2.. (R/W-0) 1: Habilita la interrupción n de CCP2. 0: Prohíbe la interrupción n de CCP2. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 48
49 Registro PIR2 Dirección: 0Dh El registro PIR2, contiene las banderas de las interrupciones provocadas por: el módulo m 2 de captura y comparación, colisiones en el PSS y por la escritura en la memoria EEPROM. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 49
50 Bit 7: No implementado: su lectura da 0. Bit 6: Reservado se mantiene a 0. Bit 5: No implementado: su lectura da 0. Bit 4: EEIF Bandera de la interrupción n por escritura en la memoria de datos EEPROM (R/W-0) 1: La operación n de escritura en la EEPROM ha finalizado se debe poner a 0 por software. 0: La operación n de escritura en la EEPROM no ha finalizado. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 50
51 Registro PIR2 (2) Bit 3: BCLIF Flag que indica la colisión n en el bus (R/W-0) 1: Se ha producido una por colisión n en el bus SSP, cuando se configura como maestro en el modo I2C 0: No hay colisión n de bus. Bits 2 y 1: No implementados: su lectura da 0. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 51
52 Bit 0:CCP2IF Flag de interrupción n de CCP2 (R/W-0) Modo Captura: 1: Se ha capturado el registro TMR1. 0: No se ha capturado TMR1 Modo Comparación: 1 = Una comparación n con TMR1 ha ocurrido 0 = No se ha efectuado una comparación n con TMR1 Modo PWM: No se utiliza D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 52
53 Registro PCON (1) Dirección: 8Eh El registro PCON,, (CON( CONtrol de alimentación;p ;Power) contiene los flags que permiten diferenciar entre un POR (Power( On Reset) y un BOR (Brown( On Reset), un reset por WDT (perro guardián) o un reset externo por #MCLR. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 53
54 Bits 7-27 No implementados: su lectura da 0. Bit 1: #POR Bit de estado de Power On Reset (R/W-0) 1: No se ha producido un Power on reset. 0: Se ha producido un POR (Power( On Reset), debe restablecerse por software. Bit 0: #BOR Bit de estado de Brown On Reset (R/W-0) 1: No se ha producido ningún n BOR 0: Se ha producido un BOR (Brown( On Reset), debe restablecerse por software D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 54
55 Registros INDF y FSR INDF Direcciones: Las direcciones 0 de todos los bancos; 0h (banco 0); 80h (banco 1), 100h (banco 2) y 180h (banco3) FSR Direcciones : Las direcciones 4 de todos los bancos de memoria: 04h (banco 0) y 84h (banco1), 104h (banco 2) y 184h (banco3) El registro INDF, no es un registro físico, f direccionando INDF, realmente se señala al registro cuya dirección está contenida en el los 7 bits de menor peso del registro FSR, y en el banco que indica el bit de mayor peso de FSR junto con el bit IRP. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 55
56 Registros INDF y FSR Ambos registros se utilizan en conjunto para realizar direccionamientos indirectos. Al no estar implementado INDF, su lectura dará todo 0. El valor de FSR tras el Power On Reset (POR) es XXh, mientras que para las otras causas de reset no modifican su valor. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 56
57 Ejemplo de direccionamiento indirecto facilitado por Microchip. Este programa pone a cero lo registros entre 20h y 2FH. OTRO... movlw 0x20 ;inicializo FSR que actuará de puntero movwf FSR clrf INDF incf FSR btfsc goto OTRO ;el valor inicial de FSR=20h ;pon a 0 el registro señalado por FSR ;FSR señala a la siguiente posición ;control para ver si se ha llegado a 2Fh ; si no he llegado a 2Fh vete a OTRO... D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 57
58 Registros PCL y PCLATCH PCL Dirección: 02h de todos los bancos PCLATH Dirección: 0Ah de todos los bancos Como ya se indicó en el tema de memoria de programas, su unión n forma el Contador de Programas PC. PCL es un registro de 8 bits lectura\escritura escritura y su valor tras el reset es 00h. PCLATH es un registro esclavo del PCH <12:8>, solo tiene implementados los 5 bits de menor peso; el contenido de PCLATH puede ser transferido al byte alto del PC (PCH( PCH), pero nunca al contrario. Su valor tras el reset es de todo 0. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 58
59 Las instrucciones de salto CALL y GOTO solo proporcionan 11 bits de la dirección n a saltar. Esto limita el salto dentro de la página p en que nos encontremos. Por lo tanto si se desea salir de la página p hay que programar adecuadamente los bits de PCLATCH <5:4>. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 59
60 Registros PORTA y TRISA Dirección: PORTA 05h del banco 0 Dirección: TRISA 85h del banco 1 TRISA es el registro de configuración n del PUERTO A. Poniendo en cualquier bit de TRISA un 1, hacemos que el bit correspondiente del PUERTO A quede configurado como una entrada. Poniendo a 0 un bit de TRISA, se configura el pin correspondiente como salida. Como el PORTA, TRISA solo tiene implementados los seis bits de menor peso. Tras el reset TRISA toma el valor 3Fh, por lo que el puerto queda configurado con todos sus pines como entradas. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 60
61 PORTA es un registro que solo tiene implementados los seis bits de menos peso. Y es el latch donde se escribe el valor que se desea enviar a los pines del PUERTO A. Cuando se lee del PUERTO A, se lee el estado de cada uno de los pines de dicho puerto, siempre y cuando estuviesen configurados como entradas. Cuando se escribe en el puerto, se escribe en el latch y hay que tener en cuenta que son escrituras del tipo read-modify-write. Los pines RA0/AN0, RA1/AN1, RA2/AN2 además s de E/S digital pueden actuar como los canales 0, 1 y 2 del convertidor A/D. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 61
62 El pin RA3/AN3/VREF+ tiene multiplexadas tres funciones: E/S digital, canal 3 del conversor A/D y entrada de la tensión n de referencia para los periféricos ricos que la necesitan. El pin RA4/TOCKI puede ser además s de E/S digital entrada de reloj para el TIMER0. El pin RA5/AN4/SS tiene multiplexadas tres funciones: E/S digital, canal 4 del conversor A/D y selección n del modo esclavo cuando se trabaja con la comunicación n serie síncrona entrada de la tensión n de referencia para los periféricos ricos que la necesitan. El funcionamiento como entrada analógica, entrada a timer, Vreff y señal SS se explicará en un tema posterior. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 62
63 Ej.: Tras el reset POR,(reset por conectar la alimentación), n), todos los terminales del PORTA quedan configurados como canales de entrada analógicos para el conversor analógico digital y son leídos como 0. Para seleccionar el modo de funcionamiento como E/S digital o analógicas para el conversor A/D hay que configurar el registro ADCON1, en el caso de configurar el PORT A como E/S digital, basta con escribir en los 4 bits menos significativos de dicho registro el valor 011x. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 63
64 D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 64
65 Registros PORTB y TRISB Dirección: PORTB 06h (banco 0) y 106h (banco 2) Dirección: TRISB 86h (banco 1) y 186h (banco 3) TRISB es el registro de configuración n del PUERTO B, poniendo en cualquier bit de TRISB un 1, hacemos que el bit correspondiente del PUERTO B quede configurado como una entrada. Poniendo a 0 un bit de TRISB se configura el pin correspondiente del PORB como salida. Tanto el PORTB, como TRISB tienen un ancho de 8 bits. Tras el reset TRISB toma el valor FFh,, por lo que el puerto queda configurado con todos sus pines como entradas. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 65
66 PORTB es un registro de 8 bits. Y es el latch donde se escribe el valor que se desea enviar a los pines del PUERTO B. Cuando se lee del PUERTO B se lee el estado de cada uno de los pines de dicho puerto, siempre y cuando estuviesen configurados como entradas Tras el reset POR, el valor del PORTB es indeterminado, mientras que cualquier otro reset hace que no se modifique su valor. Los pines del PORTB tienen una resistencia de pull-up up interna a positivo de alimentación n programable (poniendo a 0 el bit 7 del registro OPTION REG). D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 66
67 Los pines RB4-RB7 RB7 se pueden programar para provocar una interrupción n cuando alguna de ellas cambia de estado, Para ello se deben configurar como entradas. El pin RB0/INT puede programarse como petición de interrupción n externa. El puerto B se utiliza también n para programar el micro a bajo voltaje, los pines que poseen esta función multiplexada son: : RB3/PGM= H RB6/PGM= reloj; RB7/PGD = Datos en serie D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 67
68 D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 68
69 Registros PORTC y TRISC Dirección: PORTC 07h (banco 0) Dirección: TRISC 87h (banco 1 ) El puerto C es un puerto bidireccional de 8 bits. TRISC es el registro de configuración n del PUERTO C, y por lo tanto posee 8 bits también; configurando al puerto de la manera acostumbrada en los PIC. Tras el reset TRISC toma el valor FFh,, por lo que el puerto queda configurado con todos sus pines como entradas. Dichas entradas son del tipo Trigger Schimitt. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 69
70 Las líneas l del puerto C, además s de ser E/S digitales, multiplexan funciones de los periféricos ricos del micro. 70
71 Registros PORTD y TRISD Dirección: PORTD 08h (banco 0) Dirección: TRISD 88h (banco 1 ) El puerto D solo lo poseen los dispositivos de 40 terminales, siendo un puerto bidireccional de 8 bits. TRISC es el registro de configuración n del PUERTO C, y lo configura como en el resto de puertos. Tras el reset TRISC toma el valor FFh,, por lo que el puerto queda configurado con todos sus pines como entradas. Todas las entradas de este puerto son del tipo Trigger Schimitt. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 71
72 Las líneas l del puerto D, además s de ser E/S digitales, multiplexan la función n de Puerta esclava Paralelo (PSP), para ello se debe poner a 1 el bit PSPMODE (TRISE <4>). En este modo los buffers de entrada en este modo son TTL 72
73 Registros PORTE y TRISE Dirección: PORTE 09h (banco 0) Dirección: TRISE 89h (banco 1 ) El puerto E solo lo poseen los dispositivos de 40 terminales, este puerto solo posee 3 pines multifunción: n: RE0/RD# RD#/AN5, RE1/WR# WR#/AN6, y RE2/CS# CS#/AN7, que se configuran indivualmente como entradas o salidas mediante los 3 bits de menor peso de TRISE. Las entradas de E/S del PORTE se pueden convertir en entradas de control para el puerto PSP (RD, WR, CS), o pueden ser entradas analógicas para el conversor A/D. D.P.E. DESARROLLO DE PROYECTOS PIC 16F87x LA MEMORIA RAM 73
74 Las líneas l del puerto E, tras un reset POR quedan configuradas como entradas analógicas. 74
75 Registros EEDATA, EEADR, EECON1 y EECON2 La memoria EEPROM de datos, que incorpora el 16F87X es una memoria de lectura/escritura de 64 bytes y direcciones de la 0 a 3fh, Esta memoria no está mapeada en el espacio de registros especiales. Para operar en ella, es necesario utilizar los registros especiales: EECON1, EECON2, EEDATA,EEDATAH EEADR Y EEADRH Dichos registros así como la memoria EEPROM se describirán n con mas profundidad en un tema 75 específico
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