TEMA 7 ANÁLISIS Y DISEÑO DE CIRCUITOS SECUENCIALES

Transcripción

1 TEM 7 NÁLII Y IEÑO E IUITO EUENILE TEM 7:nálisis y diseño de circuitos secuenciales

2 . INTOUIÓN En la siguiente figura se representa el diagrama de bloues de un circuito secuencial. Entradas ircuito ombinacional alidas Elementos de memoria La siguiente figura muestra un ejemplo de elemento de memoria constituido por una puerta O con una única realimentación de su salida hacia una de sus dos entradas. E > TEM 7:nálisis y diseño de circuitos secuenciales 2

3 2. IETLE 2. iestable realizado con puertas NO La siguiente figura muestra la estructura del biestable -NO > > 2 Q = (+2) = +2 Q2 = (+) = + i representamos estas expresiones en un K-mapa, obtenemos lo siguiente 2 Q Q2 TEM 7:nálisis y diseño de circuitos secuenciales 3

4 epresentación temporal del biestable para una secuencia de entradas determinadas t t2 t3 t4 t5 t6 t 2 tp 2tp tp tp 2tp tp tp 2 Q Q2 hí ue hacer las siguientes restricciones funcionales al biestable : ) Las entradas = uedan prohibidas 2) La duración de los pulsos de et y eset debe ser superior a 2*tp (tiempo necesario para ue las salidas 2 tomen un valor estable adecuado) TEM 7:nálisis y diseño de circuitos secuenciales 4

5 Q Q Q2 ' TEM 7:nálisis y diseño de circuitos secuenciales 5

6 2.2 iestable -NN ualuier circuito ue se pueda construir con puertas NO, puede realizarse también con puertas NN. En la siguiente figura se muestra el proceso de obtención de un biestable, el NN, a partir del -NO. > & > 2 & 2 a) b) & ' & & 2 ' & 2 c) d) La tabla funcional del -NN es '' TEM 7:nálisis y diseño de circuitos secuenciales 6 Q

7 2.3 iestables síncronos 2.3. iestables disparados por nivel La siguiente figura muestra la estructura de un biestable -NO disparado por nivel. & & ' -NO clk Hay dos tipos de biestables disparados por nivel. uellos ue son disparados por nivel alto y los ue lo son por nivel bajo. Un diseño alternativo del biestable disparado por nivel es el ue se muestra en la siguiente figura, el cual ha sido construido a partir del -NN. & & ' ' ' -NN clk ' ' clk clk a) b) iestable Master-lave (mo-esclavo) TEM 7:nálisis y diseño de circuitos secuenciales 7

8 M M M Master 'M lave ' clk clk t t2 t3 t4 t5 t6 t7 t8 t M 'M ' ' clk clk a) b) TEM 7:nálisis y diseño de circuitos secuenciales 8

9 2.3.3 iestable disparado por flanco Este tipo de biestable presenta un modo de funcionamiento similar al biestable Master-lave, en el sentido de ue la salida del biestable sólo puede cambiar en los flancos de subida o bajada de la señal de reloj, permaneciendo estable el resto del periodo. En la siguiente figura se representa los símbolos lógicos de un biestable disparado por flanco de subida a) o por flanco de bajada b) ' ' clk clk a) b) clk t t2 t3 t4 t TEM 7:nálisis y diseño de circuitos secuenciales 9

10 Para incidir más en las diferencias funcionales del biestable disparado por flanco y el biestable Master-lave, 2.4 Otros biestables IETLE JK Es similar al biestable, pero tiene la ventaja de ue la entrada JK= no está prohibida. (La entrada J es similar a la y la K a la ) J K ' JK Q JK Q ' TEM 7:nálisis y diseño de circuitos secuenciales

11 IETLE T Es igual al JK cuando unimos sus dos entradas T ' T T Q ' Q IETLE ' Q Q 2.5 ealización de biestables a partir de otros Ejemplo. onstruir un biestable JK a partir de un. Esto es, disponemos de un biestable y ueremos construir una estructura de forma ue tenga dos terminales ue hagan las veces de las entradas JK, y una salida ue cambie en función de JK tal como define la tabla de transición del biestable JK. J.. K ' iestble JK TEM 7:nálisis y diseño de circuitos secuenciales

12 >Q x -> -> -> x -> Q JK x x x x Las expresiones para y son = J =K Y el cicuito es TEM 7:nálisis y diseño de circuitos secuenciales 2

13 Ejemplo 2. Obtener el biestable a partir de un T.. T ' iestble T Q T ->Q -> -> -> -> -- e donde obtenemos ue -- T T= + TEM 7:nálisis y diseño de circuitos secuenciales 3

14 2.6 Entradas asíncronas de los biestables on unas entradas adicionales ue disponen algunos biestables síncronos. Estas entradas permiten la puesta a o a del biestable síncrono sin necesidad de esperar a la llegada del nivel activo o el flanco activo de la señal de reloj. Estas son las entradas de PEET y LE. Pr l T ' clk T l t t2 t3 t4 t5 t6 t7 t Pr TEM 7:nálisis y diseño de circuitos secuenciales 4

15 3. NÁLII E IUITO EUENILE ÍNONO 3. utómatas de Mealy y Moore La máuina secuencial síncrona. a) Todos los biestables son del tipo disparado por flanco y todos son o de subida o de bajada b) Todos los biestables reciben la misma señal de reloj on esto conseguimos ue todos los elementos de memoria de la máuina secuencial cambien simultáneamente. uí aparece el concepto de Estado de una máuina secuencial. Existen dos tipos de circuitos secuenciales síncronos: a) Máuina o autómata de Moore. uel, cuyas salidas sólo dependen de los estados de los biestables. Zk = Zk(,2,...) Entradas biestables iestables,2,.... alidas z,z2,..... x,x2,.. Moore Entradas TEM 7:nálisis y diseño de circuitos secuenciales 5

16 b) Máuina o autómata de Mealy. uel, cuyas salidas son función de los estados de los biestables y las entradas de la máuina. Zk = Zk(x,x2,...,,2,..) x,x2,.. alidas Entradas ircuito ombinacional Entradas biestables z,z2,...,2,.. Elementos de memoria Mealy 3.3. nálisis de circuitos secuenciales síncronos a) Obtención de las ecuaciones de salida y ecuaciones de excitación partir del esuema del circuito se obtienen las expresiones booleanas de las salidas del mismo y de las entradas de cada uno de los biestables ue lo constituyen (ecuaciones de excitación) b) Tabla de excitación y de salida La tabla de excitación y de salida son la representación en Kmapa de las ecuaciones de excitación y salida c) Tabla de transición Es la representación en K-mapa de los próximos valores, Q, ue toman cada uno de los biestables del circuito en función de los valores,, presentes y las entradas. d) Tabla de estados / iagrama de estados TEM 7:nálisis y diseño de circuitos secuenciales 6

17 La tabla de estados se obtiene a partir de la tabla de transición sin más ue asignarle un nombre a cada conjunto de valores de los biestables,. El diagrama de estados es una representación gráfica de la tabla de estados en los ue estos son representados como círculos. Nombre de estado Mealy Entradas / alidas Nombre de estado alidas Entradas Moore Ejemplo naliza el circuito de la siguiente figura x x z x a) Ecuaciones de salida Z = x 2 Ecuaciones de excitación = x 2 = x 2 TEM 7:nálisis y diseño de circuitos secuenciales 7

18 2 = x 2 = x b) Tabla de excitación. e representa en un K-mapa las ecuaciones de excitación anteriores, procurando colocar en vertical los de los biestables, y en horizontal las entradas. 2 x 2 2 Tabla de salida. e representa la ecuación de salida en un K-mapa siguiendo los criterios de la tabla de excitación 2 x c) Tabla de transición. z 2 x Q Q2 TEM 7:nálisis y diseño de circuitos secuenciales 8

19 d) Tabla de estados/salidas. x,,,,,,,, N, z e) iagrama de estados. Este punto es opcional. implemente se translada la tabla de estados a una representación gráfica. / / / / / / / / TEM 7:nálisis y diseño de circuitos secuenciales 9

20 4. ÍNTEI O IEÑO E IUITO EUENILE ÍNONO Especificacion funcional iagrama de estados 2 Tabla de Estados/alida 3 Tabla de Transicion/alida 4 Tabla de Excitacion/alida 5 Ecuaciones de alida/excitacion Ejemplo 6 ircuito e pide diseñar un circuito secuencial síncrono ue genere periódicamente la secuencia,,, PO PO 2 N Z TEM 7:nálisis y diseño de circuitos secuenciales 2

21 PO 3 2 Q Q2 Z PO 4 JK ->Q x -> x -> x -> x -> 2 J K J2 K2 Z PO 5 Z= + 2 J = 2 K = 2 J 2 = K 2 = PO 6 TEM 7:nálisis y diseño de circuitos secuenciales 2

22 Ejemplo 2 e desea diseñar un circuito secuencial síncrono ue sea capaz de detectar la secuencia de entrada,,. 2.a) omo autómata de Moore. Estado : estado inicial donde se espera la recepción del primer por la entrada. Este estado memoriza ue no se ha recibido ningún y en él se genera salida Z= Estado : estado ue memoriza ue se ha recibido un y genera Z=. Estado : Estado ue memoriza ue ya se han recibido dos s consecutivos por la entrada y en el ue se genera salida. Estado : estado ue memoriza ue los tres últimos bits recibidos son. La salida generada en este estado es. La tabla de estados/salida TEM 7:nálisis y diseño de circuitos secuenciales 22 N Z

23 2 QQ2 Z i para la realización escogemos biestables JK, la tabla de excitación/salida resultante es 2 x,x x,x x,x x,x x,x x,x x,x x,x JK,J2K2 Z Y de la tabla de excitación/salida, las ecuaciones de excitación y de salida Z=, 2 J = 2 K = J 2 = K 2 = + TEM 7:nálisis y diseño de circuitos secuenciales 23

24 2 b) omo autómata de Mealy. Tiempo (T) T: :... Estado :... Z: Estado : Estado inicial ue memoriza ue no se han recibido ningún. Estado : Estado al ue se llega cuando se recibió un en el ciclo de reloj anterior. Por tanto memoriza ue se ha recibido un. Estado : Estado ue memoriza ue se han recibido dos o más unos consecutivos. partir de auí se obtiene la tabla de estados/salida, N, Z TEM 7:nálisis y diseño de circuitos secuenciales 24

25 , QQ2,Z i utilizamos biestables de tipo, la tabla de excitación/salida uedaría: , 2,Z Y las ecuaciones de excitación y salida resultantes son: Z= 2 = = 2 TEM 7:nálisis y diseño de circuitos secuenciales 25

26 4.2 Minimización de tablas de estado Estados idénticos e dicen ue dos estados (p,) son idénticos (p=) si cumplen las dos siguientes condiciones: a) Los próximos estados de p para cualuier entrada son los mismos ue los próximos estados de para las mismas entradas. Esto se puede expresar como N(p,x i ) = N(,x i ) x i b) Las salidas de p y para todas las entradas, son idénticas. Z(p,x i ) = Z(,x i ) x i Ejemplo,,,,,,,,,,,,,,,, E,,,,,,,,, E,, N, Z N, Z N, Z TEM 7:nálisis y diseño de circuitos secuenciales 26

27 Para asegurar la obtención de la tabla mínima se desarrollará el método de eliminación de estados redundantes por pares (o estados) euivalentes. Par euivalente e dicen ue dos estados p, forman un par euivalente si cumplen las siguientes condiciones a) Los próximos estados de p y para cada entrada forman un par euivalente. Esto es, N(p,x i ) y N(,x i ) son euivalentes x i b) Las salidas de p y para todas las entradas, son idénticas. Z(p,x i ) = Z(,x i ) x i Par incompatible e dicen ue dos estados p, forman un par incompatible si se cumplen al menos una de los dos siguientes condiciones a) Los próximos estados de p y para alguna entrada forman un par incompatible. Esto es, N(p,x i ) y N(,x i ) son incompatibles para alguna entrada x i b) Existe alguna entrada para la cual las salidas de p y son diferentes. Z(p,x i ) Z(,x i ) para alguna x i Ejemplo 2,,, G, E,, E, E F H, F, G,, G,, G,, H H,, N, Z TEM 7:nálisis y diseño de circuitos secuenciales 27

28 Ejemplo de simplificación de pares idénticos r r p p. ejemplo de simplificación de pares euivalentes r r p p continuación se verán algunos ejemplos ue nos ayuden a comprender la filosofía de reducción por el método de los pares compatibles a) r p s TEM 7:nálisis y diseño de circuitos secuenciales 28

29 i r y s son euivalentes, se pueden simplificar en un estado ue denominaremos "rs" rs p e llega, por tanto, a ue p y son euivalentes, y por tanto rs. p i r y s son incompatibles, no se podrían construir un estado "p". ería imposible distinguir cuál es el próximo estado de "p" para entrada. r p s b) t r p s u TEM 7:nálisis y diseño de circuitos secuenciales 29

30 i "t u" son euivalentes, y "r s", también tu rs p continuación se ve ue "p " son euivalentes tu rs p Para encontrar todos los pares compatibles se construye la TL E IMPLIIÓN a partir de la tabla de estados. E. TEM 7:nálisis y diseño de circuitos secuenciales 3

31 i son incompatibles E i no son incompatibles = -E - = E En la figura siguiente se muestra la tabla de implicación asociada a una tabla de 8 estados.,, - -E, E, -G -E -G G, E,, -H -F -H E-F G-H E-F H, F, -G - -G E E- H-G F- E E G,, F F G,, G,, H H,, H E- -H E- G- E- G-H E- H- F F- G- - G-H G - H- H N, Z TEM 7:nálisis y diseño de circuitos secuenciales 3

32 - -E -G -E -G H -F -H E-F G-H E-F -G - -G E E- H-G F- E F E- G- E- H- F- G- - G -H - -H E- G-H E F- G-H H- H - -E -G -E -G H -F -H E-F G-H E-F -G - -G E E- H-G F- E F E- G- E- H- F- G- - G -H - -H E- G-H E F- G-H H- H Lista de estados resultantes: H,(G,),F,(,,E), TEM 7:nálisis y diseño de circuitos secuenciales 32

33 ,, a b, a,, E, b d, a, G,, E, d h,, f, H, F, f b, f, E G,, F G,, G,, H H,, N, Z h b, a, N, Z 4.3 Método de las adyacencias Nº de estados signaciones distintas Este método se lista en una serie de reglas ue hay ue cumplir siguiendo unas prioridades. Las reglas son las siguientes. egla.a) Hacer adyacentes (asignar códigos adyacentes) a auellos estados cuyos próximos estados sean los mismos para todas las entradas TEM 7:nálisis y diseño N, de circuitos Z secuenciales N, Z 33

34 egla.b) Hacer adyacentes auellos estados cuyos próximos estados sean los mismos (aunue para diferentes columnas) siempre ue los póximos estados sean adyacentes. N, Z egla c) Hacer adyacentes auellos estados ue tengan algún próximo estado común para algún valor de entrada N, Z egla 2) Hacer adyacentes los próximos estados de cada estado E N, Z egla 3). Hacer adyacentes los estados ue tengan la misma salida TEM 7:nálisis y diseño de circuitos secuenciales 34