Unidad 8. Circuitos secuenciales síncronos

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1 Unidad 8. Circuitos secuenciales síncronos Circuitos Electrónicos igitales E.T.S.I. Informática Universidad de Sevilla iciembre, 25 Jorge Juan 2-25 Esta obra esta sujeta a la Licencia Reconocimiento-CompartirIgual 4. Internacional de Creative Commons. Para ver una copia de esta licencia, visite o envíe una carta Creative Commons, PO Bo 866, Mountain View, CA 9442, USA. Contenidos Introducción Biestables (latches) Máuinas de estados finitos y circuitos secuenciales síncronos (CSS) iseño de CSS Análisis de CSS

2 Introducción iseñe un sistema de control de una puerta de un garaje con dos pulsadores separados por una distancia. : abrir la puerta. y: cerrar la puerta. abrir () cerrar (y) puerta (z) Introducción La mayoría de los problemas prácticos no pueden resolverse usando sólo circuitos combinacionales. En muchos casos, la acción a realizar depende de las entradas y del estado del sistema: la puerta está abierta, la luz está encendida, etc. Para almacenar el estado del sistema se necesitan nuevos elementos de circuito: elementos de memoria. En esta unidad: Elementos de memoria. Concepto de estado y circuito secuencial síncrono. Técnicas de diseño y análisis de circuitos secuenciales síncronos.

3 Contenidos Introducción Biestables (latches) Biestables Biestable SR asíncrono Biestables síncronos Entradas asíncronas Temporización Máuinas de estados finitos y circuitos secuenciales síncronos (CSS) iseño de CSS Análisis de CSS Biestables (latches( latches) Los circuitos biestables son circuitos ue pueden ser permanecer en uno de dos posibles estados estables. El estado del biestable se puede conocer por el valor de señales de salida del circuito. El estado puede cambiarse actuando sobre entradas de control. Los biestables son elementos básicos de memoria: almacenan bit. Con n biestables pueden memorizarse 2 n estados posibles.

4 Biestable SR asíncrono La capacidad de almacenar información en los biestables se obtiene a menudo usando realimentación de las salidas a las entradas del circuito: el valor de salida refuerza el valor de entrada y viceversa. Posibles estados estables: =, 2= =, 2= Notación: = = 2 = 2 = Biestable SR asíncrono Además de tener dos estados estables necesitamos una forma simple de forzar cada estado. S R

5 Biestable SR asíncrono R=S= se conserva el estado S S R R S=, R= cambio a (set) S=, R= cambio a (reset) S S R R Biestable SR. escripción formal Símbolo S Tabla de estados SR - iagrama de estados SR= SR= = = SR= R - Q Verilog SR= S R Tabla de ecitación Q SR module sra( input s, input r, output reg ); r) case ({s, r}) 2'b: <= 'b; 2'b: <= 'b; 2'b: <= 'b; endcase endmodule

6 Biestables síncronos Los circuitos reales pueden contener miles de millones de biestables. Es muy útil poder controlar cuándo cambian de estado y hacer ue lo hagan al mismo tiempo. Para ello, los cambios de estado se sincronizan con una señal de reloj (CK, CLK, MCLK, etc.) La señal de reloj suele ser periódica con cambios a una frecuencia prefijada: frecuencia de reloj. Biestables disparados por nivel (gated latches) El cambio de estado sólo es posible cuando la señal de reloj es (nivel alto) o (nivel bajo). Biestables disparados por flanco (flip-flops) El cambio de estado sólo es posible cuando la señal de reloj cambia de a (flanco positivo) o de a (flanco negativo). El cambio de estado se determina con precisión. Hace más simple y robusto el diseño de circuitos digitales. Biestables síncronos Biestable disparado por nivel Biestable disparado por flanco module srl( S input, input s, input r, R output reg ); s, r) if ( == ) case ({s, r}) 2'b: <= 'b; 2'b: <= 'b; 2'b: <= 'b; endcase endmodule module srff( S input, input s, input r, R output reg ); ) case ({s, r}) 2'b: <= 'b; 2'b: <= 'b; 2'b: <= 'b; endcase endmodule Cambio de estado cuando = Cambio de estado cuando cambia de a

7 Biestables síncronos S a S l S ff R R R Otros biestables disparados por flanco (flip-flops) SR JK T Similar al SR: J~S, K~R Operación de complementar para J=K= Única entrada, valor del próimo estado. Fácil de usar e implementar. Única entrada, complementa el estado cuando es. Muy útil en algunas aplicaciones especiales: ej. contadores.

8 Biestable JK Símbolo J K J K Tabla de estados JK Q Tabla de ecitación Q JK iagrama de estados JK= JK= JK= = = JK= Verilog module jkff( input, input j, input k, output reg ); ) case ({j, k}) 2'b: <= 'b; 2'b: <= 'b; 2'b: <= ~; endcase endmodule Biestable Símbolo Tabla de estados Q iagrama de estados = = = = = = Tabla de ecitación Q Verilog module dff( input, input d, output reg ); ) <= d; endmodule

9 Biestable T Símbolo T Tabla de estados T Q iagrama de estados T= T= T= = = T= T Tabla de ecitación Q T Verilog module tff( input, input t, output reg ); ) if (t == ) <= ~; endmodule Entradas asíncronas Forma fácil y directa de forzar un estado CL (clear): puesta a PR (preset): puesta a Efecto inmediato tras su activación: Activa en nivel bajo () Activa en nivel alto () Mayor prioridad ue las entradas síncronas J, K,, T,... Resuelven el problema de la inicialización en sistemas digitales complejos Millones de biestables. Necesidad de comenzar a operar desde un estado conocido. CL J K PR CL PR T

10 Entradas asíncronas CL PR S CL PR J CL PR CL PR T R K S=J, R=K, T= Temporización Las entradas síncronas no deben cambiar en las proimidades del flanco activo del reloj para evitar un cambio de estado no deseado. Tiempo de Set-up (t s ) Tiempo antes del flanco durante el ue las entradas deben permanecer estables. Tiempo de Hold time (t h ) Tiempo después del flanco durante el ue las entradas deben permanecer estables.

11 Temporización. Ejemplo t s t h CK Q= Q=X Q=X Q= Contenidos Introducción Biestables (latches) Máuinas de estados finitos y circuitos secuenciales síncronos (CSS) Máuinas de estados finitos Circuitos secuenciales síncronos Representaciones formales Aplicaciones iseño de CSS Análisis de CSS

12 Máuinas de Estados Finitos (MSF) Máuinas de estados finitos deterministas Una MSF está formada por: Un conjunto finito de estados (S) Un conjunto de símbolos de entrada (Σ) Un conjunto de símbolos de salida (Γ) Una función de próimo estado (δ) Q = δ(, ) Una función de salida (ω) Máuina de Mealy: z = ω(, ) Máuina de Moore: z = ω() z z 2 z 3... δ, ω z Q estado S S 2 S 3... Mealy/Moore δ Q biestables ω z Máuinas de Estados Finitos (MSF) Operación Llega un nuevo símbolo a la entrada () Se calcula un nuevo símbolo de salida z = ω(, ) Se calcula el valor del próimo estado de la máuina Q = δ(, ) Se almacena el nuevo estado Se repite la operación z z 2 z 3... δ, ω estado Q z S S 2 S 3...

13 Máuinas de Estados Finitos (MSF) Propiedades Comenzando en el mismo estado, las MSF deterministas siempre generan la misma secuencia de salida para la misma secuencia de entrada. os MSF son euivalentes si generan la misma secuencia de salida para la misma secuencia de entrada. Para toda máuina Mealy eiste una máuina Moore euivalente, y viceversa. Las MSF pueden optimizarse: MSF euivalente con un menor número de estados. El estado de la MSF en cada momento depende del estado inicial y de la secuencia de entrada hasta ese momento: el estado actual representa la secuencia de símbolos de entrada pasados (historia de la máuina). Una MSF puede no estar completamente especificada: el próimo estado puede no estar definido para un estado actual y entrada dados. Circuitos Secuenciales Síncronos (CSS) Los circuitos digitales permiten implementar (hacer realizaciones prácticas) de MSF: basta representar los símbolos de entrada y salida y los estados mediante bits: Entradas/salidas: señales digitales de uno o más bits. Estado: palabra de n bits almacenada en biestables. Función de próimo estado: función lógica realizada con circuitos combinacionales Función de salida: función lógica realizada con circuitos combinacionales. Los Circuitos Secuenciales Síncronos (CSS) son circuitos electrónicos digitales ue implementan MSF mediante circuitos combinacionales y biestables. Por motivos prácticos, el instante de cambio de estado es controlado por una señal de reloj ue hace ue todos los biestables cambien a la vez, normalmente mediante disparo por flanco.

14 Circuitos Secuenciales Síncronos (CSS) δ, ω z C.C. z Q Q estado biestables CSS. Representación formal iagrama de estado Tabla de estados Ejemplo : control de barrera =: abre y=: cierra z: control puerta (: cerrado, : abierto) Ejemplo 2: control de barrera con entrada simple = un ciclo: abre = dos o más ciclos: cierra z: control puerta (: cerrado, : abierto)

15 iagrama de estados. Mealy Nodos / Representan estados. Nombres intuitivos? {A, B, C, } / B / {S, S, S2, } {wait, start, receiving,...} / A / / / C / Arcos Representan posibles transiciones desde un estado dado (S). Etiueta /z: : valor de entrada ue da lugar a la transición desde el estado S. z: valor de salida de la máuina cuando está en el estado S y la entrada es. Tabla de estados. Mealy Representación en forma de tabla de doble entrada con información euivalente al diagrama de estados. Filas: posibles estados. Columnas: posibles valores de entrada. Celdas: próimo estado y valor de salida correspondiente. Cada nodo del diagrama de estados y los arcos ue salen de él corresponden a una fila en la tabla de estados. Pasar desde el diagrama de estados a la tabla de estados y vice-versa es trivial.

16 Tabla de estados. Mealy / B / / S A A, B, B C, B, / A / / C C, B, A, B, / / Q,z iagrama de estados. Moore B/ Nodos Representan estados. Nombres intuitivos? {A, B, C, } A/ E/ C/ {S, S, S2, } {wait, start, receiving,...} Cada nodo incluye el valor de salida correspondiente a ese estado (Moore) / Arcos Representan posibles transiciones desde un estado dado (S). Etiueta : valor de entrada ue da lugar a la transición desde el estado S.

17 Tabla de estados. Moore Representación en forma de tabla de doble entrada con información euivalente al diagrama de estados. Filas: posibles estados. Columnas: posibles valores de entrada. Celdas: próimo estado y valor de salida correspondiente. Opcionalmente: valor de salida en columna aparte, ya ue la salida sólo depende del estado, no del valor de entrada. Cada nodo del diagrama de estados y los arcos ue salen de él corresponden a una fila en la tabla de estados. Pasar desde el diagrama de estados a la tabla de estados y vice-versa es trivial. Tabla de estados. Moore S z B/ A A B B C B A/ E/ C/ C A B E / E A B Q

18 Mealy vs. Moore Ventajas Mealy Permite generar distintos valores de salida desde el mismo estado. Posible ahorro de estados frente a máuina Moore euivalente. La salida se genera tan pronto está disponible la entrada. Posible menor latencia frente a máuina Moore euivalente. Ventajas Moore Salidas siempre sincronizadas con la señal de reloj, aunue las entradas no lo estén. Mayor robustez frente a fallos temporales. La mayor latencia frente a Mealy puede resolverse empleando registros de salida. Moore preferible por la mayor robustez Aplicaciones de los CSS etectores de secuencia La salida se activa sólo cuando las entradas reciben una determinada secuencia de símbolos. Muchos problemas prácticos pueden describirse como detectores de secuencia. Generadores de secuencias La salida genera una secuencia de símbolos fija o variable en función de las entradas. Muchos problemas prácticos pueden describirse como detectores de secuencia.

19 Aplicaciones de los CSS Unidades de control Las entradas reciben información sobre un sistema eterno (estado del sistema, sensores mecánicos, de humedad, temperatura, etc.) y las salidas activan actuadores de forma adecuada (operaciones eternas, actuadores, calefactores, etc.) La máuina implementa efectivamente el algoritmo de control necesario. La señal de reloj determina con ué frecuencia se evalúa el estado del sistema eterno y se ejecuta la acción de control señales de control MSF Sistema eterno señales de estado Aplicaciones de los CSS Procesado (cálculo) secuencial La salida es el resultado de aplicar algún tipo de operación a los datos de entrada: Cálculo de la paridad Operación aritmética secuencial Codificación/decodificación secuencial, etc.

20 Contenidos Introducción Biestables (latches) Máuinas de estados finitos y circuitos secuenciales síncronos (CSS) iseño de CSS Objetivos del diseño Procedimiento de diseño manual Procedimiento de diseño con herramientas de diseño Análisis de CSS Objetivo iseño de CSS Objetivo efinir una MSF ue resuelva el problema planteado Implementar la máuina de estados usando un CSS Criterios de coste Minimizar el número de elementos de memoria (número de estados) Minimizar número de dispositivos (parte combinacional) Frecuencia de operación (garantizar una frecuencia mínima) Consumo de energía (no superar un consumo máimo) Etc. Se debe alcanzar un compromiso entre diferentes factores

21 Procedimiento manual iseño de CSS Procedimiento Puede realizarse con papel y lápiz. Comienza con una formalización del problema mediante un diagrama o tabla de estados. La tabla de estados se transforma en diferentes pasos hasta obtener una representación en forma de circuito digital. Procedimiento automático mediante herramientas de diseño (CA) El problema se formaliza mediante una descripción con un lenguaje de descripción de hardware. Se simula la descripción para asegurar ue es correcta. Se usan herramientas de síntesis automática para generar el circuito. iseño de CSS Procedimiento manual escripción verbal del problema Tabla de transición de estados Traducción Selección de biestables iagrama de estados Tabla de estados Tabla de ecitación Reducción de estados iseño de la parte combinacional Tabla de estados mínima Asignación de estados Puertas + Biestables Multipleores + Biestables Etc.

22 Traducción escripción verbal del problema Traducción iagrama de estados Tabla de estados Parte más importante del proceso de diseño No sistemática Pistas/consejos: efinir claramente entradas y salidas Seleccionar Mealy o Moore según el problema: sincronización de salidas, etc. efinir secuencias de ejemplo para comprender mejor el problema y detectar posibles casos especiales. Representar el problema mediante un diagrama o tabla de estados. efinir estados de la forma más general posible: estados similares pueden ser el mismo estado. Comprobar el diagrama/table mediante secuencias de ejmplo. Traducción Ejemplo iseñar un circuito con una entrada y una salida z ue detecte la llegada de la secuencia en. Cuando se detecta la secuencia, z permanece a durante un ciclo de reloj. Las secuencias pueden solaparse (el último de una secuencia puede ser el primero de la siguiente). : z... z:...

23 Traducción / B / / S A A, B, / A / / C B C C, A,, B, / / A, B, Q,z A: esperando primer bit de la secuencia "" B: er bit correcto, esperando "" C: 2º bit correcto, esperando "" : 3 er bit correcto, esperando "" Reducción de estados Tabla de estados Reducción de estados Objetivo: Eliminar estados redundantes. Reducir el coste en número de biestables y lógica combinacional. Tabla de estados mínima Estados euivalentes: os estados p y son euivalentes si cualuier secuencia de entrada aplicada a la máuina comenzando en el estado p produce eactamente la misma secuencia de salida comenzando en. os estados p y son euivalentes si y sólo si: Todos los próimos de p y son idénticos o euivalentes para cada valor de entrada. Los valores de salida de p y son iguales para cada valor de entrada. En una tabla de estados mínima no hay estados euivalentes.

24 Reducción de estados Procedimiento Comenzando con la tabla de estados, se comparan todas las parejas de estados para identificar posibles estados compatibles. La tabla de estados compatibles ayuda a identificar estados compatibles y las condiciones de compatibilidad. Una vez detectados todos los estados compatibles, se agrupan en clases de euivalencia. Se construye una nueva tabla de estados usando las clases de euivalencia obtenidas. Reducción de estados Ejemplo S A B, C, B, E, C G, E, H, F, E G, A, F G, A, G, C, H H, A, NS, z S a b d f h b, a, d, a, h, f, b, a, h, a, NS, z

25 Reducción de estados Ejemplo 2 S A A, B, B C, A, C, B, A, B, Q,z Minimum state table Asignación de estados Tabla de estados mínima Asignación de estados Tabla de transición de estados Objetivo: Asignar valores binarios a los estados (codificación de estados). Permite almacenar el estado en biestables. Selección de la codificación Afecta al resultado final: número de dispositivos, tamaño del circuito, retraso/velocidad de operación, consumo de energía, etc. Opciones típicas Algoritmos de asignación complejos: optimizan el resultado final. Asignación arbitraria o aleatoria: circuitos simples o cuando el coste no es importante. Un biestable por estado (codificación one-hot): cuando no es importante minimizar el uso de biestables. Uso típico en FPGA.

26 Asignación de estados Tabla de estados Asignación de estados Tabla de transición de estados S S 2 A A, B, A,, B C, A, B C,, C, B,,, A, B,,, NS,z Q Q 2,z Selección de biestables Tabla de transición de estados Selección de biestables Tabla de ecitación Objetivo Seleccionar el tipo de biestables ue almacenarán el estado codificado. Opciones: JK: reduce el coste de la parte combinacional pero necesita dos entradas de control. SR: más simple ue el JK internamente, pero menos fleible. : Simplifica el diseño y reduce el número de coneiones (una entrada de control). T: útil en aplicaciones con cambios de estado frecuentes. Restricciones Sujeto a disponibilidad de biestables. Componentes discretos: JK, por fleibilidad y simplificación de la parte combinacional. iseño integrado (ej. FPGA):, elemento básico disponible.

27 Selección de biestables Ejemplo: JK Tabla de transición de estados Tabla ecitación JK Tabla de ecitación 2,,,, Q JK 2,,,,,,,,,,,,,,,,,,,, Q Q 2,z J K,J 2 K 2,z Biestable : Selección de biestables Ejemplo: El próimo estado es igual a La ecitación para alcanzar un próimo estado Q es: = Q Tabla de transición de estados Tabla de ecitación 2,,,,,,,, Q Q 2,z 2,z

28 iseño de la parte combinacional C.C. biestables Tabla de ecitación Q z La tabla de ecitación especifica completamente la parte combinacional. La implementación de la parte combinacional puede usar cualuiera de las técnicas disponibles: iseño en dos niveles con puertas lógicas (K-mapa, etc.) iseño con subsistemas: multipleores, decodificadores, etc. Otras. iseño combinacional Puertas + Biestables Multipleores + Biestables Etc. iseño de la parte combinacional Ejemplo: diseño con puertas lógicas ,,,,,,,, J K z,,,,,,,, J K,J 2 K 2,z 2 2 J = 2 K = J 2 = 2 K 2 = z = 2 J 2 K 2

29 Implementación del circuito Ejemplo J = 2 K = J 2 = 2 K 2 = z = 2 CL J CL J 2 CL 2 K K 2 z iseño de CSS Resumen del ejemplo / B / / S A A, B, 2,, / A / / C B C, A,,, 2 / / C, B, A, B, Q,z,,,, Q,z,,,,,,,,,,,,,,,, J = 2 K = J 2 = 2 K 2 = z = 2 CL J K CL J 2 K 2 CL 2 z J K,J 2 K 2,z

30 Procedimiento de diseño empleando herramientas CA escripción verbal del problema Traducción iagrama de estados escripción en LH Traducción Banco de pruebas Simulación no ok? sí Síntesis automática Circuito Configuración escripción de MSF en Verilog Mealy δ Q Tres procesos biestables Cambio de estado. Representa el bloue de biestables. Cálculo del próimo estado. Representa las funciones de próimo estado (δ) Cálculo de la salida. Representa las funciones de salida (ω). Sólo el proceso de cambio de estado es secuencial (incluye elementos de memoria) ω z // State change process (seuential) posedge reset) if (reset) state <= A; else state <= net_state; // Net state calculation process // (combinational) begin case (state) A: net_state =...; B: net_state =...;... endcase end // Output calculation process // (combinational) begin z =...; end

31 escripción de MSF en Verilog Ejemplo reset z Ver ejemplo detector de secuencia / B / / B/ / A / / C A/ E/ C/ / / / Contenidos Introducción Biestables (latches) Máuinas de estados finitos y circuitos secuenciales síncronos (CSS) iseño de CSS Análisis de CSS Análisis funcional Análisis temporal

32 Análisis funcional Proceso opuesto al de síntesis Objetivo: A partir del circuito construido, describir la operación general del circuito y su utilidad. Procedimiento Obtención de comportamiento síncrono mediante la representación con diagrama o tabla de estados. Este proceso es sistemático y consiste en realizar los pasos de la síntesis en orden inverso. escripción del comportamiento asíncrono: inicialización, etc. escripción de la operación: determinar la utilidad y comportamiento del circuito. No sistemático. epende de la eperiencia del diseñador y de posible información adicional: En ué tipo de sistema se encuentra el circuito? Se conoce el tipo de aplicación? Alarma, control, etc. Análisis funcional Circuito: biestables y elementos combinacionales Análisis combinacional Tabla de ecitación Tabla de estados/ iagrama de estados Traducción Análisis de biestables escripción verbal Tabla de transición de estados efinición de estados

33 Análisis funcional Ejemplo J z K J 2 2 K 2 Análisis temporal Objetivo: dado un CSS y un conjunto de señales de entrada, obtener las señales de salida correspondientes y su evolución en el tiempo. Consideraciones Es posible analizar circuitos con biestables ue no son CSS. Si el circuito es un CSS, la secuencia de estados/salida etraída del análisis temporal debe corresponder con la secuencia de estados/salida de la MSF ue implementa. Similar al análisis temporal de circuitos combinacionales, añadiendo biestables. Parte combinacional: idéntica. Biestables Comportamiento síncrono: aplicar el próimo estado en cada flanco activo del reloj, usando la tabla de estados del biestable. Comportamiento asíncrono: aplicar próimo estado según señales asíncronas. Retrasos: los biestables tienen retrasos desde el reloj a la salida (síncrono) y desde las entradas asíncronas a la salida (asíncrono): t -, t CL-, etc.

34 Análisis temporal Ejemplo clk cl y cl CL y a z J 2 CL 2 K 2 clk Análisis temporal Ejemplo clk cl =J 2 y=k 2 2 a z = y J 2 = ; K 2 = y a = z = a 2