Depuración de señales CIRCUITOS SISO. Circuito SISO. Circuito SIPO. Circuito PISO

Transcripción

1 Depuración de señales CIRCUITOS SISO Circuito SISO Circuito SIPO Circuito PISO

2 DEPURACIÓN DE SEÑALES Cuando tenemos muchas señales (o cables) es difícil depurar el comportamiento del sistema simplemente mediante números Cronograma crono (tiempo) + grama (dibujo) Esquema con los valores de las señales en cada instante

3 DEPURACIÓN DE SEÑALES DEFINICIÓN En Verilog, podemos definir el cronograma de nuestros circuitos con las siguientes órdenes $dumpfile( nombre_del_fichero.dmp )! Indica el fichero en el que se guardará el cronograma $dumpvars(profundidad, nombre_del_objeto)! Indica la variable (pueden ser módulos instanciados) que cuyas señales se almacenarán en el cronograma NOTA: Ambas órdenes deben introducirse al comienzo del código initial

4 DEPURACIÓN DE SEÑALES RECOGIDA Para empezar a recoger información en el cronograma: $dumpon! Para dejar de recoger información $dumpoff! Típicamente, se comienza justo tras definir el cronograma y se termina justo antes del final

5 DEPURACIÓN DE SEÑALES VISUALIZACIÓN El fichero no es para consumo humano Debemos analizarlo con un programa gráfico Uno de ellos disponible para Linux es GTKwave Para ejecutarlo, desde un terminal, tecleamos gtkwave nombre_del_fichero.dmp! Una vez arrancado, la inspección de datos es sencilla

6 CIRCUITOS BIESTABLES Un circuito que oscila entre dos (bi-) estados La salida del circuito puede ser de dos tipos: Estable: toma como salida la última salida del circuito Entrada: toma como salida la entrada del circuito Una entrada control determina en que estado está el circuito Este tipo de circuitos introducen la variable tiempo La salida de un circuito biestable es la que tenía en el momento anterior, a no ser que se tome de nuevo la entrada La entrada de control puede (suele) ser el reloj del sistema Son la base de los circuitos de desplazamiento SISO, SIPO, PISO y PIPO

7 ALWAYS always permitía realizar continuamente las operaciones de un bloque Se puede especificar el momento en que deben realizarse las operaciones de always, en función del cambio en señales: à siempre que cambie el valor de C C) à siempre que cambie el valor de B o de C C) à siempre que C esté en flanco de subida C) à siempre que C esté en flanco de bajada

8 MODELOS DE COMPORTAMIENTO Modo de construir los circuitos sin puertas lógicas Se hace uso intensivo de bloques lógicos (if, while, case ), de operaciones lógicas (~, &, ) y del bloque always No llegamos a tanto nivel de detalle Sólo nos interesa el comportamiento del circuito Una herramienta automática de síntesis se encargará del bajo nivel Ejemplo: biestable JK

9 MODELO DE COMPORTAMIENTO (JK) module JKup(output reg Q, output wire NQ, input wire J, input wire K,! input wire C, input wire npreset, input wire nclear);!! not(nq,q);!! initial! begin! Q=0;! end!! C)! if (npreset && nclear) // PRESET y CLEAR tienen prioridad! case ({J,K})!!//switch en Verilog! 2'b10: Q=1;! 2'b01: Q=0;! 2'b11: Q=~Q;! endcase!! case ({npreset,nclear}) // Si estan activas ambas, no hacer nada! 2'b01: Q=1;! 2'b10: Q=0;! endcase! endmodule!

10 Construid un biestable D con cualquiera de los métodos vistos en teoría Por ejemplo, mediante modelos de comportamiento: module D(output reg Q, input wire D,!!! input wire C, input wire nclr);! always@(negedge C)! begin! if (nclr == 1)! begin! Q = D;! end! end!! begin! if (nclr == 0)! begin! Q = 0;! end! end!! endmodule! EJERCICIO 1

11 Con el módulo del ejercicio anterior, construid un registro SISO: EJERCICIO 2 module SISO (output wire O, input wire I,!!! input wire C, input wire nclr);! wire C1;! wire C2;! wire C3;! D B1 (C1, I, C, nclr);! D B2 (C2, C1, C, nclr);! D B3 (C3, C2, C, nclr);! D B4 (O, C3, C, nclr);! endmodule!

12 Modificad ligeramente el código del ejercicio anterior para obtener el siguiente registro SIPO EJERCICIO 5 Probadlo. Usad los cables O como una única variable de cuatro bits, en lugar de cuatro variables de un bit

13 Construid y probad el siguiente registro PISO de cuatro bits EJERCICIO 5 Podéis diseñarlo de manera modular? Usando cuatro instancias de un módulo similar al rodeado por líneas discontinuas Cargad un valor por la entrada paralela e id desplazándolo hacia la salida serie