Display de Cristal Líquido de Cuarzo

Transcripción

1 Display de Cristal Líquido de Cuarzo Un LCD ó Display de Cristal Líquido de Cuarzo es una pantalla en la que puede desplegar información mediante la polarización de cuarzo líquido. Los LCDs pueden ser de varios tipos, como por ejemplo de matrices de puntos. Un LCD viene acompañado de un controlador y una memoria. El LCD que viene montado en la tarjeta DE2 es el HD44780, permite desplegar caracteres Ascii así como algunos caracteres especiales.

2 El LCD HD44780 El LCD cuenta con 2 renglones de 16 caracteres cada uno como se muestra en la figura:

3 El LCD HD44780 La forma en que se conecta el LCD es la siguiente: Potenciómetro Vdd Cont Gnd LCD RS R/W E Register Sellect Read/Write Enable FPGA Control del LCD D0 Comando/Datos D7

4 El LCD HD44780 Conexión en la DE2: Señales de control y bus de datos/comando

5 El LCD HD44780 Conexión en la DE2:

6 Manejo del LCD El LCD cuenta con 2 tipos de memoria: DDRAM: Display Data RAM CGRAM: Character Generator RAM R/W RS Función 0 0 Escritura de comando 0 1 Escritura de dato 1 0 Lectura de comando 1 1 Lectura de dato

7 Comandos de configuración del LCD Comando Palabra Función Limpiar 01H Limpia el LCD y pone cursor en inicio Inicio 02H ó 03H Regresa cursor a inicio sin borrar Entrada de caracteres 06H 05H 07H F_ ; FU_ ; FUN_ (escribe y corre a la derecha) F ; _UF ; NUF (escribe y corre a la izquierda) F ; _FU ; FUN (escribe y empuja caracteres a la derecha)

8 Comandos del LCD Comando Palabra Función Display On/OFF 08H 0CH 0DH 0FH 0EH ON /OFF Display ON, Cursor OFF El caracter Parpadea El cursor parpadea Cursor ON Corrimiento del cursor Configuración del display 10H 14H 18H 1CH 30H 38H Escribe y corre Corre sin borrar Corre y borra a la izquierda Corre y borra a la derecha Una línea Dos líneas

9 Comandos del LCD Comando Palabra Función Display On/OFF 08H 0CH 0DH 0FH 0EH ON /OFF Display ON, Cursor OFF El caracter Parpadea El cursor parpadea Cursor ON Corrimiento del cursor Configuración del display 10H 14H 18H 1CH 30H 38H Escribe y corre Corre sin borrar Corre y borra a la izquierda Corre y borra a la derecha Una línea Dos líneas

10 Ciclo de Escritura y Lectura

11 Ciclo de Escritura y Lectura

12 Ciclo de Escritura y Lectura

13 Ciclo de Escritura y Lectura

14 Rutina sugerida de configuración:

15 M.E. sugerida de configuración: desplegar HOLA

16 Secciones del código en VHDL Máquina de Estados: type EDOS is (IDLE, C1, C2, C3, C4, C5, C6, C7, C8, C9, C10, C11, C12, C13, C14, C15, C16, C17, C18, ESPERA); signal EDO, EDO_F, EDO_X, EDO_Y : EDOS := IDLE; process (CLK, CUENTA, RST) begin if RST = '1' then EDO <= IDLE; EDO_Y <= IDLE; elsif CLK'event and CLK = '1' then if CUENTA = X FFE" then EDO <= EDO_F; EDO_Y <= EDO_X; end if; end if; end process; Nota: El valor del contador depende del diseño de cada uno. process (CLK, EDO) begin case EDO is when IDLE => when C1 => RS <= '0'; E <= '0'; DATA <= X"00"; EDO_X <= C1; RS <= '0'; DATA <= X"38"; EDO_X <= C2;

17 Código en VHDL: when C2 => when C3 => when C4 => RS <= '0'; DATA <= X"38"; EDO_X <= C4; RS <= '0'; DATA <= X"38"; EDO_X <= C4; RS <= '0'; DATA <= X"0D"; EDO_X <= C5; when C5 => RS <= '0'; when C6 => when C7 => DATA <= X"01"; EDO_X <= C7; RS <= '0'; DATA <= X"06"; EDO_X <= C7; RS <= '0'; DATA <= X"80"; EDO_X <= C8;

18 Código en VHDL: when C8 => when C9 => when C10 => RS <= '1'; DATA <= X"48"; --H EDO_X <= C9; RS <= '1'; DATA <= X"4F"; --O EDO_X <= C10; RS <= '1'; DATA <= X"4C"; --L EDO_X <= C11; when C11 => RS <= '1'; DATA <= X"41"; --A EDO_X <= C12; when C12 => when C13 => when C14 => when C15 => RS <= '1'; DATA <= X"21"; --! EDO_X <= C13; RS <= '0'; DATA <= X"C5"; -- 2o Renglón EDO_X <= C14; RS <= '1'; DATA <= X"41"; -- A EDO_X <= C15; RS <= '1'; DATA <= X"44"; -- D EDO_X <= C16;

19 Código en VHDL: when C16 => RS <= '1'; DATA <= X"47"; -- G EDO_X <= C17; when C17 => when C18 => RS <= '1'; DATA <= X"47"; -- G EDO_X <= C18; RS <= '1'; DATA <= X"10"; EDO_X <= C7; when ESPERA => RS <= '0'; E <= '0'; DATA <= X"00"; EDO_F <= EDO_Y; when others => null; end case; end process;;

20 Ejemplo en Verilog: module LCD_TEST ( // Host Side iclk,irst_n, // LCD Side LCD_DATA,LCD_RW,LCD_ON,LCD_EN,LCD_RS); // Host Side input iclk,irst_n; // LCD Side output [7:0] LCD_DATA; output LCD_RW,LCD_EN,LCD_RS, LCD_ON; // Internal Wires/Registers reg [5:0] LUT_INDEX; reg [8:0] LUT_DATA; reg [5:0] mlcd_st; reg [17:0] mdly; reg mlcd_start; reg [7:0] mlcd_data; reg mlcd_rs; wire mlcd_done;

21 Ejemplo en Verilog: assign LCD_ON = 1; parameter LCD_INTIAL = 0; parameter LCD_LINE1 = 5; parameter LCD_CH_LINE = LCD_LINE1+16; parameter LCD_LINE2 = LCD_LINE1+16+1; parameter LUT_SIZE = LCD_LINE1+32+1; always@(posedge iclk or negedge irst_n) begin if(!irst_n) begin LUT_INDEX <= 0; mlcd_st <= 0; mdly <= 0; mlcd_start <= 0; mlcd_data <= 0; mlcd_rs <= 0; end else begin if(lut_index<lut_size) begin case(mlcd_st) 0: begin mlcd_data <= LUT_DATA[7:0]; mlcd_rs <= LUT_DATA[8]; mlcd_start <= 1; mlcd_st <= 1; end 1: begin if(mlcd_done) begin mlcd_start <= 0; mlcd_st <= 2; end end 2: begin if(mdly<18'h3fffe) end mdly <= mdly+1; else begin mdly <= 0; mlcd_st <= 3; end

22 Ejemplo en Verilog: end end end 3: begin end endcase LUT_INDEX <= LUT_INDEX+1; mlcd_st <= 0; always begin case(lut_index) // Initial LCD_INTIAL+0: LUT_DATA <= 9'h038; LCD_INTIAL+1: LUT_DATA <= 9'h00C; LCD_INTIAL+2: LUT_DATA <= 9'h001; LCD_INTIAL+3: LUT_DATA <= 9'h006; LCD_INTIAL+4: LUT_DATA <= 9'h080; // Line 1 LCD_LINE1+0: LUT_DATA <= {1'b1,"S"}; // Welcome to the LCD_LINE1+1: LUT_DATA <= {1'b1,"E"}; LCD_LINE1+2: LUT_DATA <= {1'b1,"R"}; LCD_LINE1+3: LUT_DATA <= {1'b1,"V"}; LCD_LINE1+4: LUT_DATA <= {1'b1,"I"}; LCD_LINE1+5: LUT_DATA <= {1'b1,"C"}; LCD_LINE1+6: LUT_DATA <= {1'b1,"I"};

23 Ejemplo en Verilog: LCD_LINE1+7: LUT_DATA <= {1'b1,"O"}; LCD_LINE1+8: LUT_DATA <= {1'b1," "}; LCD_LINE1+9: LUT_DATA <= {1'b1,"B"}; LCD_LINE1+10: LUT_DATA <= {1'b1,"E"}; LCD_LINE1+11: LUT_DATA <= {1'b1,"C"}; LCD_LINE1+12: LUT_DATA <= {1'b1,"A"}; LCD_LINE1+13: LUT_DATA <= {1'b1,"R"}; LCD_LINE1+14: LUT_DATA <= {1'b1,"I"}; LCD_LINE1+15: LUT_DATA <= {1'b1,"O"}; // Change Line LCD_CH_LINE: LUT_DATA <= 9'h0C0; // Line 2 LCD_LINE2+0: LUT_DATA <= {1'b1," "}; // Altera DE2 Board LCD_LINE2+1: LUT_DATA <= {1'b1," "}; LCD_LINE2+2: LUT_DATA <= {1'b1," "}; LCD_LINE2+3: LUT_DATA <= {1'b1," "}; LCD_LINE2+4: LUT_DATA <= {1'b1," "}; LCD_LINE2+5: LUT_DATA <= {1'b1," "}; LCD_LINE2+6: LUT_DATA <= {1'b1," "}; LCD_LINE2+7: LUT_DATA <= {1'b1," "}; LCD_LINE2+8: LUT_DATA <= {1'b1," "}; LCD_LINE2+9: LUT_DATA <= {1'b1," "};

24 Ejemplo en Verilog: end LCD_LINE2+11: LUT_DATA <= {1'b1," "}; LCD_LINE2+12: LUT_DATA <= {1'b1," "}; LCD_LINE2+13: LUT_DATA <= {1'b1," "}; LCD_LINE2+14: LUT_DATA <= {1'b1," "}; LCD_LINE2+15: LUT_DATA <= {1'b1," "}; default: LUT_DATA <= {1'b1," "}; endcase LCD_Controller u0 ( // Host Side.iDATA(mLCD_DATA),.iRS(mLCD_RS),.iStart(mLCD_Start),.oDone(mLCD_Done),.iCLK(iCLK),.iRST_N(iRST_N), // LCD Interface.LCD_DATA(LCD_DATA),.LCD_RW(LCD_RW),.LCD_EN(LCD_EN),.LCD_RS(LCD_RS) ); endmodule