Sistemas Electrónicos Digitales Curso de adaptación al Grado

Transcripción

1 Práctica Práctica 2 Sistemas Electrónicos Digitales Curso de adaptación al Grado Sistemas combinacionales con VHDL Universidad de Alicante Ángel Grediaga

2 2 Índice INTRODUCCIÓN CIRCUITOS COMBINACIONALES DECODIFICADORES DECODIFICADOR BCD A 7 SEGMENTOS MULTIPLEXORES CODIFICADORES COMPARADORES REALIZACIÓN DE LA PRÁCTICA... 4 ENTREGAS... 9

3 3 Introducción Es obligatorio leer completa la práctica para luego realizar los apartados que en ella se solicitan, algunos de los conocimientos que se adquieren en la práctica se podrán preguntar en los controles que se realizan a lo largo del curso. Esta práctica consiste en repasar los conceptos y circuitos fundamentales de los sistemas combinacionales, circuitos en los que las salidas dependen exclusivamente de las entradas entradas Circuito Combinacional salidas= f(entradas) Se recomienda al estudiante que realice las descripciones y testbench de que cada uno de los circuitos que se describen a continuación. Esto le permitirá familiarizarse con con el ISE, con las descripciones VHDL y con los testbench antes de afrontar la práctica 2 Circuitos combinacionales 2. Decodificadores Un decodificador es un circuito lógico que convierte un código binario de entrada de n bits en m líneas de salida de tal manera que exclusivamente una de esas líneas se activa (por uno o por cero) para una combinación de entrada. La Fig. muestra un decodificador activo por cero y entrada de habilitación. Fig. Decodificador De tal manera que se cumple que 2 n =m, por ejemplo un decodificador con 4 bits de entrada, debería tener 6 líneas de salida, 2 4 =6 A continuación se muestra la descripción VHDL de un decodificador de 3 bits de entrada y además una entrada de habilitación activa por uno. La salida es activa por cero library IEEE; use IEEE.STD_LOGIC_64.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity DECO3A is Port ( e : in STD_LOGIC; e : in STD_LOGIC; e2 : in STD_LOGIC; Habilita : in STD_LOGIC; s : out STD_LOGIC; s : out STD_LOGIC; s2 : out STD_LOGIC; s3 : out STD_LOGIC; s4 : out STD_LOGIC; s5 : out STD_LOGIC; s6 : out STD_LOGIC; s7 : out STD_LOGIC ); end DECO3A;

4 4 architecture Comportamiento of DECO3A is signal encadeno : std_logic_vector (2 downto ); encadeno <= e2&e&e; PROCESS(habilita, e, e, e2) if habilita='' then s7<= ''; s6<= ''; s5<= ''; s4<= ''; s3<= ''; s2<= ''; s<= ''; s<= ''; else CASE encadeno IS WHEN "" => S7<= ''; S6<= ''; S5<= ''; S4<= ''; S3<= ''; S2<= ''; S<= ''; S<= ''; WHEN "" => S7<= ''; S6<= ''; S5<= ''; S4<= ''; S3<= ''; S2<= ''; S<= ''; S<= ''; WHEN "" => S7<= ''; S6<= ''; S5<= ''; S4<= ''; S3<= ''; S2<= ''; S<= ''; S<= ''; WHEN "" => S7<= ''; S6<= ''; S5<= ''; S4<= ''; S3<= ''; S2<= ''; S<= ''; S<= ''; WHEN "" => S7<= ''; S6<= ''; S5<= ''; S4<= ''; S3<= ''; S2<= ''; S<= ''; S<= ''; WHEN "" => S7<= ''; S6<= ''; S5<= ''; S4<= ''; S3<= ''; S2<= ''; S<= ''; S<= ''; WHEN "" => S7<= ''; S6<= ''; S5<= ''; S4<= ''; S3<= ''; S2<= ''; S<= ''; S<= ''; WHEN "" => S7<= ''; S6<= ''; S5<= ''; S4<= ''; S3<= ''; S2<= ''; S<= ''; S<= ''; WHEN OTHERS => S7<= ''; S6<= ''; S5<= ''; S4<= ''; S3<= ''; S2<= ''; S<= ''; S<= ''; END CASE; END IF; END PROCESS; end Comportamiento;

5 5 2.2 Decodificador BCD a 7 segmentos Este tipo de decodificador es una variante de los a los descritos en el párrafo anterior, en este caso la entrada es un código BCD, cuatro bits de entrada para indicar del al 9, y la salida tiene líneas de las cuales 7 se corresponden con los segmentos del display, y la otra al punto del display entrada BCD e3 e2 e a b c d e f e g a b c e f g p d p fig. 2 a) Decodificador BCD a 7 segmentos b) Display de 7 segmentos LIBRARY ieee; USE ieee.std_logic_64.all; USE ieee.numeric_std.all; entity BCD7SEG is PORT (BCD : in std_logic_vector(3 downto ); -- código BCD entrada controldisplay : out std_logic_vector (3 downto ); SEGMENTOS : out std_logic_vector(7 downto )); -- 7segmentos + p end BCD7SEG; architecture Behavioral of BCD7SEG is BEGIN controldisplay <=""; -- control displays encendidos WITH BCD SELECT gfedcbap SEGMENTOS <= "" when "", -- "" when "", -- "" when "", --2 "" when "", --3 "" when "", --4 "" when "", --5 "" when "", --6 "" when "", --7 "" when "", -- "" when "", --9 "" when others; --todo end Behavioral; 2.3 Multiplexores Un multiplexor es un circuito lógico que posee n entradas de datos y una salida, por lo tanto necesitan m entradas de selección, donde m se puede calcular a partir de la expresión n=2 m, en la figura se observa un multiplexor de 4 entradas a salida, por lo tanto m=2, dos líneas de selección.

6 6 e e e2 e3 2 3 y e e e2 e3 2 3 y a) sel sel b) sel sel Fig. 3 a) Multiplexor 4 a de un bit b) Multiplexor 4 a de bits library ieee; use ieee.std_logic_64.all; use ieee.numeric_std.all; entity mux4ade is generic (palabra: integer:=); port ( e : in std_logic_vector(palabra- downto ); e : in std_logic_vector(palabra- downto ); e2 : in std_logic_vector(palabra- downto ); e3 : in std_logic_vector(palabra- downto ); sel : in std_logic_vector( downto ); y : out std_logic_vector(palabra- downto )); end mux4ade; architecture comporta of mux4ade is with sel select y <=e when "", e when "", e2 when "", e3 when others; end comporta; Descripción del multiplexor de la Fig. 3 b) multiplexor 4 a de bits, observad la utilización de generic para generalizar las descripciones, sería muy fácil implementar uno de 4 a de 6 bits. Observad que el when debe estar completo, por ello aparece la posibilidad del when others 2.4 Codificadores Son dispositivos que realizan la operación inversa de los decodificadores. Generalmente, poseen 2 n entradas y n salidas, es decir, proporciona a la salida el código binario de la entrada que está activada.

7 7 Podemos ver en la figura un codificador con prioridad de entradas y una de habilitación, cuyo comportamiento responde a la tabla I7 I6 I5 I4 I3 I2 I I enable s2 s s enable I7 I6 I5 I4 I3 I2 I I S2 S S error X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X Fig. 4 Codificador con prioridad library IEEE; use IEEE.STD_LOGIC_64.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity CODA3 is port( I :in std_logic_vector(7 downto ); enable : in std_logic; S :out std_logic_vector(2 downto ) ); end CODA3; architecture Behavioral of CODA3 is process (I, enable) if enable ='' then if (I(7)='') then -- la prioridad la proporciona el IF S<=""; elsif (I(6)='') then S<=""; elsif (I(5)='') then S<=""; elsif (I(4)='') then S<=""; elsif (I(3)='') then S<=""; elsif (I(2)='') then S<=""; elsif (I()='') then S<=""; elsif (I()='') then S<=""; end if; else S<=""; end if; end process; end Behavioral; 2.5 Comparadores Son circuitos que realizan la comparación entre los valores de las entradas indicando a la salida si son iguales o una mayor o menor que la otra.

8 library IEEE; use IEEE.STD_LOGIC_64.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity comparador is generic (nbits : integer:=); Port ( a : in STD_LOGIC_VECTOR (nbits- downto ); b : in STD_LOGIC_VECTOR (nbits- downto ); AmyB : out STD_LOGIC; AmnB : out STD_LOGIC; AigualB : out STD_LOGIC); end comparador; architecture Behavioral of comparador is process (a,b) if (a > b) then AmyB <= ''; AigualB <= ''; AmnB <= ''; elsif (a = b) then AmyB <= ''; AigualB <= ''; AmnB <= ''; else AmyB <= ''; AigualB <= ''; AmnB <= ''; end if; end process; end Behavioral; A B COMPARADOR AmyB AmnB AigualB 3 Realización de la Práctica Disponemos de dos depósitos los cuales tienen conectados sensores cada uno, como muestra la fig. 5, los sensores son activos por ''. Se pide describir un circuito combinacional de forma estructurada que muestre en el display de más a la izquierda de la placa Basys2 el valor codificado en binario del contenido menor del depósito correspondiente. Por ejemplo, en la fig. 5, el depósito A tiene activados los sensores al 4 () y el depósito B los sensores al 2 (), el display debe mostrar el 2. depósito A e a g d b depósito B fig. 5 Depósitos

9 9 Para simular los sensores utilizaremos los SW7 a SW para el depósito A y las entradas entradas de los los conectores JB y JC de la fig. 6 fig. 6 Conectores a utilizar Una aproximación al depósito A diseño se muestra en el diagrama de codificación comparación bloques que se muestra a continuación depósito B selección visualización 4 Entregas. La entrega de la práctica se realiza a través de Campus Virtual 2. Proyecto completo ISE 4.3, convenientemente limpiado para que ocupe lo menos posible 3. Fichero *.bit para cargar en la FPGA

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