DE INGENIERÍA TÉCNICA INDUSTRIAL. ESPECIALIDAD EN ELECTRÓNICA INDUSTRIAL

Transcripción

1 EJERCICIOS DE SISTEMAS ELECTRÓNICOS DIGITALES: HOJA 2 2 o CURSO DE INGENIERÍA TÉCNICA INDUSTRIAL. ESPECIALIDAD EN ELECTRÓNICA INDUSTRIAL LENGUAJES DE ALTO NIVEL 1) Realiza en RTL un comparador de dos buses de 16 bits a y b de forma que indique a su salida si a<b, a=b ó a>b. ENTITY comp IS PORT(a,b: IN bit_vector(15 DOWNTO 0); amayb,aeqb,amenb: OUT bit); END comp; ARCHITECTURE flujo OF comp IS amayb<='1' WHEN a>b '0'; aeqb <='1' WHEN a=b '0'; amenb<='1' WHEN a<b '0'; END flujo; 2) Un motor eléctrico viene controlado por un único botón. Cuando se pulsa el motor pasa de encendido a apagado. Si se vuelve a pulsar el motor pasará otra vez al estado apagado. Sintetizar en VHDL el circuito de control del motor. ENTITY conmutador IS PORT ( boton: IN bit; clk: IN bit; motor: OUT bit); END conmutador; ARCHITECTURE moore OF conmutador IS TYPE estado IS (apagado1,apagado2,encendido1,encendido2); SIGNAL presente: estado:=apagado1; PROCESS(clk) IF (clk'event AND clk='1') THEN CASE presente IS WHEN apagado1 => motor<='0'; IF boton='1' THEN presente<=encendido2; WHEN encendido2 => motor<='1'; IF boton='0' THEN presente<=encendido1; WHEN encendido1 => motor<='1'; IF boton='1' THEN presente<=apagado2; WHEN apagado2 => motor<='0'; IF boton='0' THEN presente<=apagado1; END CASE; END PROCESS; END moore;

2 3) Implementa en VHDL una máquina de estados finitos (FSM) que controle un bloque de memoria. La FSM recibe dos entradas, ready que indica cuando la memoria esta preparada, read/write (r_w) que indica si se desea realizar una lectura o escritura y una señal de reset. La FSM genera dos variables, oe y we que se aplican al output enable y al write enable del bloque de memoria. El diagrama de transición de estados y la tabla de variables de salida en función del estado se indican a continuación. Tabla de Salida Estado oe we idle 0 0 start 0 0 writing 0 1 reading 1 0 Diagrama de estados: idle Reset=1 Ready=1 Ready=1 Reset=1 Ready=1 writing reading Reset=1 r_w=0 start r_w=1 Solución: library ieee; use ieee.std_logic_1164.all; entity exemple_fsm is port( r_w, ready: in std_logic; reset, clk: in std_logic; oe, we: out std_logic); end exemple_fsm; architecture implementacio_fsm of exemple_fsm is type estats is (idle, start, writing, reading); signal estat_actual: estats;

3 begin procediment: process (r_w, ready, reset, clk) begin if reset= 1 then elsif (clk event and clk = 1 ) then case estat_actual is when idle => oe <= 0 ; we <= 0 ; if ready = 1 then estat_actual <= start; when start => oe<= 0 ; we <= 0 ; if r_w = 1 then estat_actual <= reading; estat_actual <= writing; when reading => oe <= 1 ; we <= 0 ; if ready = 1 then estat_actual <= reading; when writing => oe <= 0 ; we <= 1 ; if ready = 1 then estat_actual <= writing; end case; end process procediment; end implementacio_fsm;

4 4) Se desea implementar un bloque de control del movimiento de un ROBOT. Este bloque tendrá seis señales de entrada D, I, A, R, P, B (indicando respectivamente si se quiere girar a la Derecha o la Izquierda, Avanzar, Retroceder, Pararse o indicar que las baterias están bajas). En total tendremos seis estados posibles. Implementa un diagrama de estados que realice este comportamiento además de su implementación en VHDL. Avance Bateria Baja B=1 A=1 Izqu. I=1 Parado D=1 Dcha. R=1 Retroceso ENTITY controlrobot IS PORT( clk,d,i,a,r,p,b: IN bit; Salida: OUT INTEGER RANGE 0 TO 5); END controlrobot; ARCHITECTURE flujo OF controlrobot IS TYPE estado IS (parado, retroceder, avanzar, izquierda, derecha, BateriaBaja); SIGNAL presente: estado:=parado; proceso:process (clk) IF (clk'event AND clk='1') THEN CASE presente IS WHEN parado => WHEN retroceder =>

5 END PROCESS proceso; Salida <= 0 WHEN presente=parado 1 WHEN presente=bateriabaja 2 WHEN presente=avanzar 3 WHEN presente=retroceder 4 WHEN presente=izquierda 5 ; END flujo; WHEN avanzar => WHEN derecha => WHEN izquierda => WHEN BateriaBaja => IF B='0' THEN END CASE;

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