ÍNDICE. Sistemas Electrónicos Digitales Práctica 2
|
|
|
- Óscar Villalobos Henríquez
- hace 6 años
- Vistas:
Transcripción
1 ÍNDICE Índice... 1 Descripción de la práctica... 2 Características del FPGA... 2 Características del Modulo de Audio... 2 Descripción del código de programa... 3 Máquina de estados... 3 ROM de Notas... 3 ROM de Tiempos... 3 ROM de Volúmenes... 3 ROM de Melodías... 3 Ordinograma al nivel de transferencia de registros... 4 Cronograma...5 Frecuencia de las notas musicales... 6 Frecuencia del módulo de audio... 7 Código de programa optimizado... 8 Módulo de Audio controlado por un EPF8282 Página 1 de 10
2 DESCRIPCIÓN DE LA PRÁCTICA Se pretende controlar un módulo de audio mediante un dispositivo programable del tipo FPGA. Se ha escogido un fragmento del Himno a la alegría de la Novena Sinfonía de Ludwing van Beethoven para implementar el control del módulo de audio. Características del FPGA El modelo de FPGA utilizado es un EPF8282A de fabricante ALTERA. Este componente es de la familia FLEX 8000, proporciona 282 registros, 208 células lógicas y 64 pines de I/O. Características del Modulo de Audio Los puertos codifican la siguiente informacion: Puerto A = PA[7..0]. Frecuencia tal que: PA[7..0] = 0xFF => 400 Hz. PA[7..0] = 0x00 => Hz. Entonces el incremento de un bit equivale a = Hz Puerto B = PB[7..0]. Amplitud, Timbre y Control tal que: PB[7..4] = Amplitud: PB[7..4] = 0xF => Máximo volumen. PB[7..4] = 0x0 => Mínimo volumen. PB[3,2] = Timbre: PB[3,2] = 0b00 => Señal sinusoidal. PB[3,2] = 0b01 => Señal Triangular. PB[3,2] = 0b10 => Señal cuadrada. PB[3,2] = 0b11 => Señal externa. PB[1,0] = Control: PB[1,0] = 0b00 => Control de frecuencia. PB[1,0] = 0b01 => Filtro paso-bajo. PB[1,0] = 0b10 => Filtro paso-alto. PB[1,0] = 0b11 => Indefinido. Módulo de Audio controlado por un EPF8282 Página 2 de 10
3 DESCRIPCIÓN DEL CÓDIGO DE PROGRAMA El programa está desarrollado en VHDL con vistas a la implementación sobre un EPF8282A. Con el código de programa optimizado se han utilizado 202 de las 208 células lógicas. Está constituido por los siguientes procesos: Máquina de estados Realiza el control del módulo de audio implementa con cuatro estados: 1. Actualización de la ROM Melodía, ésta a su vez provoca la actualización de las ROMs de Notas, Tiempos y Volúmenes 2. Operaciones sobre el Puerto B: El Volumen el la parte alta y el Timbre en la baja. 3. Actualización de los datos en los Puerto A y B. 4. Retardo en función del Tiempo de la nota. ROM de Notas Para la codificación de la melodía propuesta sólo ha sido necesario la utilización de una octava de SOL6 a SOL7 sin sostenidos, lo que equivale a 8 elementos y por lo tanto 3 bits. ROM de Tiempos Los tiempos necesarios han sido 4 (blanca, negra con punto, negra y corchea), por lo tanto con 2 bits ROM de Volúmenes En nuestro caso todas las notas tienen el mismo volumen (piano), con un bit es suficiente ROM de Melodías Codifica la partitura. El método para realizarlo es casi directo ya que gracias a las tres ROMs anteriores se definen los elementos característicos de la escritura musical. Una primera codificación de las notas podría ser la de los puertos del módulo de audio, pero entonces se utilizan 16 bits para cada nota y el metodo de codificación en muy austero. Módulo de Audio controlado por un EPF8282 Página 3 de 10
4 Con el esquema de codificación propuesto se utilizan 6 bits para cada nota y el método de codificación es mucho más cercano a la forma del pensamiento musical. Éste método es tanto mejor cuanto mayor sea el tamaño de la melodía, ya que las 3 primeras ROMs provocan la utilización de una memoria mínima fija. Datos de la melodía: se organizan en cuatro memorias ROM. Tres ROMs codifican las notas, los volúmenes y el tiempos respectivamente; y la Rom restante codifica la melodía. Ordinograma al nivel de transferencia de registros ROM Melodía 64x6 enota 3 etiempo 2 evolumen 1 nciclo 6 ROM Notas 8x8 ROM Tiempo 4x5 ROM Volumen 3x4 nnota 8 ntiempo 5 nvolumen 4 clk MAQUINA DE 4 ESTADOS reset PortA 8 PortB 8 MÓDULO DE AUDIO Módulo de Audio controlado por un EPF8282 Página 4 de 10
5 CRONOGRAMA Las señales son rst, clk, PortA, PortB, nciclo, nestado, ncnt Módulo de Audio controlado por un EPF8282 Página 5 de 10
6 FRECUENCIA DE LAS NOTAS MUSICALES DO 130,8 261,6 523,2 1046, DO# 138,6 277,2 554,4 1108,8 2217, , , ,68 RE 146,84 293,68 587, , , , , ,56 RE# 155,56 311,12 622, , , , , ,16 MI 164,8 329,6 659,2 1318,4 2637, , , ,16 FA 174,6 349,2 698,4 1396,8 2793, , , ,64 FA# , , , ,68 SOL , , , ,68 SOL# 247,64 495,28 990, , , , , ,52 LA LA# 233,08 466,16 932, , , , , ,48 SI 246,96 493,92 987, , , , , , Módulo de Audio controlado por un EPF8282 Página 6 de 10
7 FRECUENCIA DEL MÓDULO DE AUDIO 400+(76,5625*AX) REDONDEO MÓDULO NOTA ERROR [HZ] , , , , , , , , , , , , , , SOL , , , LA , , , SI , DO , , , , RE , , , MI , , FA , , , , SOL , , Módulo de Audio controlado por un EPF8282 Página 7 de 10
8 CÓDIGO DE PROGRAMA OPTIMIZADO SISTEMAS ELECTRONICOS DIGITALES Archivo: Modulov5.vhd -- Control del módulo de audio -- Se programa en una FPGA FLEX8000 de Altera -- Musica: HIMNO A LA ALEGRIA -- Fragmento de la Novena Sinfonia -- Ludwing van Beethoven library ieee; use ieee.std_logic_1164.all; entity ModuloV5 is port( rst : in bit; -- Reset: 1 bit clk : in bit; -- Reloj: 1 bit PortA : out integer range 0 to 255; -- Puerto A: 8 bits PortB : out integer range 0 to 255); -- Puerto B: 8 bits end; architecture Musica of ModuloV5 is -- Las puertos codifican la siguiente informacion: -- PortA = PA[7..0]. Frecuencia tal que -- PA[7..0] = 0xFF => 400 Hz -- PA[7..0] = 0x00 => Hz -- PortB = PB[7..0]. Amplitud, Timbre y Control tal que -- PB[7..4] = Amplitud -- PB[7..4] = 0xF => Max volumen -- PB[7..4] = 0x0 => Min volumen -- PB[3,2] = Timbre -- PB[3,2] = 0b00 => Señal sinusoidal -- PB[3,2] = 0b01 => Señal Triangular -- PB[3,2] = 0b10 => Señal cuadrada -- PB[3,2] = 0b11 => Señal externa -- PB[1,0] = Control -- PB[1,0] = 0b00 => Control de frecuencia -- PB[1,0] = 0b01 => Filtro paso-bajo -- PB[1,0] = 0b10 => Filtro paso-alto -- PB[1,0] = 0b11 => Indefinido constant CICLOS : integer range 0 to 63 := 63; -- Numero de CICLOS (Notas) signal nciclo : integer range 0 to 63; -- Ciclo actual signal nnota : integer range 0 to 255; -- Frecuencia: 8 bits signal ntiempo : integer range 0 to 31; -- Duracion: 5 bits signal nvolumen : integer range 0 to 15; -- Volumen: 4 bits signal ntimbre : integer range 0 to 15; -- Timbre 4 bits type Notas is (SOL1,LA1,SI1,DO2,RE2,MI2,FA2,SOL2); -- Algunas notas 3 bits signal enota : Notas; type Tiempos is (blanca,negrap,negra,corchea); -- Algunos tiempos 2 bits signal etiempo : Tiempos; type Volumenes is (piano); -- Un Volumen 1 bit signal evolumen : Volumenes; Estado : process (clk, rst) variable nest : integer range 0 to 3; -- Estado variable ncnt : integer range 0 to 31; -- Ciclos de una nota variable npb : integer range 0 to 255; -- Operraciones del puerto B if (rst = '0') then nciclo <= CICLOS; PortA <= 0; PortB <= 0; ncnt := 0; nest := 0; npb := 0; ntimbre <= 8; -- Inicializacion del timbre deseado if (clk'event and clk = '1') then case nest is when 0 => -- Actualizacion ROM_Melodia => -- actualizacion de etiempo, enota, evolumen y -- sus corespondientes ROMs => -- actualizacion de ntiempo, nnota, nvolumen if (nciclo = CICLOS) then nciclo <= 0; nciclo <= nciclo + 1; nest := 1; Módulo de Audio controlado por un EPF8282 Página 8 de 10
9 end process; when 1 => -- Preparo el puerto B npb := nvolumen * 16; npb := npb + ntimbre ; nest := 2; when 2 => -- Carga datos en puertos PortA <= nnota;-- Frecuencia PortB <= npb; -- Volumen y Timbre ncnt := ntiempo; nest := 3; when 3 => -- Duracion de la nota if (ncnt = 0) then nest := 0; ncnt := ncnt - 1; end case; ROM_Notas : process(enota, rst) if (rst = '0') then nnota <= 0; case enota is -- OCTAVAS 6 Y 7 when SOL1 => nnota <= 240; when LA1 => nnota <= 237; when SI1 => nnota <= 235; when DO2 => nnota <= 233; when RE2 => nnota <= 229; when MI2 => nnota <= 226; when FA2 => nnota <= 224; when SOL2 => nnota <= 219; end case; end process; ROM_Tiempos : process(etiempo, rst) if (rst = '0') then ntiempo <= 0; case etiempo is when blanca => ntiempo <= 20; when negrap => ntiempo <= 15; when negra => ntiempo <= 10; when corchea => ntiempo <= 5; end case; end process; ROM_Volumenes : process(evolumen, rst) if (rst = '0') then nvolumen <= 0; nvolumen <= 8; end process; ROM_Melodia : process(nciclo, rst) if (rst = '0') then enota <= MI2; etiempo <= blanca; evolumen <= piano; case nciclo is -- Allegretto -- 1 when 0 => enota <= MI2; etiempo <= blanca; evolumen <= piano; when 1 => enota <= FA2; etiempo <= negra; evolumen <= piano; when 2 => enota <= SOL2; etiempo <= negra; evolumen <= piano; -- 2 when 3 => enota <= SOL2; etiempo <= negra; evolumen <= piano; when 4 => enota <= FA2; etiempo <= negra; evolumen <= piano; when 5 => enota <= MI2; etiempo <= negra; evolumen <= piano; when 6 => enota <= RE2; etiempo <= negra; evolumen <= piano; -- 3 when 7 => enota <= DO2; etiempo <= negra; evolumen <= piano; when 8 => enota <= DO2; etiempo <= negra; evolumen <= piano; when 9 => enota <= RE2; etiempo <= negra; evolumen <= piano; when 10 => enota <= MI2; etiempo <= negra; evolumen <= piano; -- 4 when 11 => enota <= MI2; etiempo <= negrap; evolumen <= piano; when 12 => enota <= RE2; etiempo <= corchea; evolumen <= piano; when 13 => enota <= RE2; etiempo <= blanca; evolumen <= piano; Módulo de Audio controlado por un EPF8282 Página 9 de 10
10 end Musica; -- 5 when 14 => enota <= MI2; etiempo <= blanca; evolumen <= piano; when 15 => enota <= FA2; etiempo <= negra; evolumen <= piano; when 16 => enota <= SOL2; etiempo <= negra; evolumen <= piano; -- 6 when 17 => enota <= SOL2; etiempo <= negra; evolumen <= piano; when 18 => enota <= FA2; etiempo <= negra; evolumen <= piano; when 19 => enota <= MI2; etiempo <= negra; evolumen <= piano; when 20 => enota <= RE2; etiempo <= negra; evolumen <= piano; -- 7 when 21 => enota <= DO2; etiempo <= negra; evolumen <= piano; when 22 => enota <= DO2; etiempo <= negra; evolumen <= piano; when 23 => enota <= RE2; etiempo <= negra; evolumen <= piano; when 24 => enota <= MI2; etiempo <= negra; evolumen <= piano; -- 8 when 25 => enota <= RE2; etiempo <= negrap; evolumen <= piano; when 26 => enota <= DO2; etiempo <= corchea; evolumen <= piano; when 27 => enota <= DO2; etiempo <= blanca; evolumen <= piano; -- 9 when 28 => enota <= RE2; etiempo <= blanca; evolumen <= piano; when 29 => enota <= MI2; etiempo <= negra; evolumen <= piano; when 30 => enota <= DO2; etiempo <= negra; evolumen <= piano; when 31 => enota <= RE2; etiempo <= negra; evolumen <= piano; when 32 => enota <= MI2; etiempo <= corchea; evolumen <= piano; when 33 => enota <= FA2; etiempo <= corchea; evolumen <= piano; when 34 => enota <= MI2; etiempo <= negra; evolumen <= piano; when 35 => enota <= DO2; etiempo <= negra; evolumen <= piano; when 36 => enota <= RE2; etiempo <= negra; evolumen <= piano; when 37 => enota <= MI2; etiempo <= corchea; evolumen <= piano; when 38 => enota <= FA2; etiempo <= corchea; evolumen <= piano; when 39 => enota <= MI2; etiempo <= negra; evolumen <= piano; when 40 => enota <= RE2; etiempo <= negra; evolumen <= piano; when 41 => enota <= DO2; etiempo <= negra; evolumen <= piano; when 42 => enota <= RE2; etiempo <= negra; evolumen <= piano; when 43 => enota <= SOL1; etiempo <= negra; evolumen <= piano; when 44 => enota <= MI2; etiempo <= negra; evolumen <= piano; when 45 => enota <= MI2; etiempo <= negra; evolumen <= piano; when 46 => enota <= MI2; etiempo <= negra; evolumen <= piano; when 47 => enota <= FA2; etiempo <= negra; evolumen <= piano; when 48 => enota <= SOL2; etiempo <= negra; evolumen <= piano; when 49 => enota <= SOL2; etiempo <= negra; evolumen <= piano; when 50 => enota <= FA2; etiempo <= negra; evolumen <= piano; when 51 => enota <= MI2; etiempo <= negra; evolumen <= piano; when 52 => enota <= RE2; etiempo <= negra; evolumen <= piano; when 53 => enota <= DO2; etiempo <= negra; evolumen <= piano; when 54 => enota <= DO2; etiempo <= negra; evolumen <= piano; when 55 => enota <= RE2; etiempo <= negra; evolumen <= piano; when 56 => enota <= MI2; etiempo <= negra; evolumen <= piano; when 57 => enota <= RE2; etiempo <= negrap; evolumen <= piano; when 58 => enota <= DO2; etiempo <= corchea; evolumen <= piano; when 59 => enota <= DO2; etiempo <= blanca; evolumen <= piano; when 60 => enota <= RE2; etiempo <= blanca; evolumen <= piano; when 61 => enota <= MI2; etiempo <= negra; evolumen <= piano; when 62 => enota <= DO2; etiempo <= negra; evolumen <= piano; when 63 => enota <= RE2; etiempo <= negra; evolumen <= piano; end case; end process; Módulo de Audio controlado por un EPF8282 Página 10 de 10
MAQUINA DE ESTADO FINITO (FSM) Autómata finito
MAQUINA DE ESTADO FINITO (FSM) Autómata finito Modelo de Mealy E Lógica del próximo estado Q t+1 M E M O R I A Q t Lógica de salida S Ck Q t+1 = f (E, Q t ) S = g (E, Q t ) Modelo de Moore E Lógica del
1. Módulo de desarrollo Spartan 3 STARTER KIT con un FPGA xc3s200 ft256 2. Software de diseño XILINX ISE versión 10.1
Universidad Simón Bolívar Departamento de Electrónica y Circuitos EC1723, Circuitos Digitales Trimestre Septiembre-Diciembre 2008 Realización: Semana 8. Miércoles 5 de Noviembre Laboratorio Práctica 4:
Sistemas Electrónicos Digitales Curso de adaptación al Grado
Práctica Práctica 2 Sistemas Electrónicos Digitales Curso de adaptación al Grado Sistemas combinacionales con VHDL Universidad de Alicante Ángel Grediaga 2 Índice INTRODUCCIÓN... 3 2 CIRCUITOS COMBINACIONALES...
LABORATORIO DE CIRCUITOS DIGITALES (2005-II) QUINTA CLASE DE VHDL
LABORATORIO DE CIRCUITOS DIGITALES (2005-II) QUINTA CLASE DE VHDL MÁQUINAS DE ESTADO FINITAS (FSMs) Máquinas de Moore Máquinas de Mealy MÁQUINAS DE ESTADOS FINITAS (FSMs) Tipos: Máquina de Moore: Las salidas
5. Decodificadores. Salida _1= A A A A = m = M ... Electrónica Digital. Tema
5. Decodificadores La función de un decodificador es la siguiente: ante una combinación concreta binaria de entrada (correspondiente a una combinación de algún código binario), activar una salida correspondiente
Práctica I Modelado y simulación de una máquina expendedora de refrescos
Práctica I Modelado y simulación de una máquina expendedora de refrescos Departamento de Ingeniería Electrónica de Sistemas Informáticos y Automática 2 1.1. Objetivos. En esta práctica vamos a modelar
DESCRIPCIÓN DE CIRCUITOS DIGITALES
DESCRIPCIÓN DE CIRCUITOS DIGITALES Circuitos combinacionales Circuitos secuenciales Organización del diseño. Diseño genérico Operaciones iterativas Autores: Luis Entrena, Celia López, Mario García, Enrique
Electrónica Digital Departamento de Electrónica VHDL. Bioingeniería Facultad de Ingeniería - UNER
Electrónica Digital Departamento de Electrónica VHDL Bioingeniería Facultad de Ingeniería - UNER VHDL VHSIC Hardware Design Language VHSIC Very High Speed Integrated Circuits Verilog Handel C Celóxica
VHDL. Carlos Andrés Luna Vázquez. Lección 10 Problemas
Carlos Andrés Luna Vázquez Lección 10 Problemas 1 Índice Introducción Niveles de abstracción del modelado con HDL Estilos descriptivos del modelado con HDL Ventajas y limitaciones de los HDLs El lenguaje
Simulación avanzada con TestBench en HDL. Ing. Andrés Miguel Airabella. Ing. Facundo Aguilera.
Simulación avanzada con Ing. Andrés Miguel Airabella. Ing. Facundo Aguilera. Desc. del Problema Descripción HDL Synthesis Place and Route / Fit 2 - Generalidades - Generación de Estímulos Agenda - Asignaciones
Hardware Libre: Clasificación y desarrollo de hardware reconfigurable en entornos GNU/Linux
Hardware Libre: Clasificación y desarrollo de hardware reconfigurable en entornos GNU/Linux Iván González, Juan González, Francisco Gómez-Arribas Escuela Politécnica Superior Universidad Autónoma de Madrid
Sistemas Electrónicos Digitales. PRACTICA nº 7
PRACTICA nº 7 Diseño de Memorias RAM y ROM. Síntesis e implementación sobre dispositivos FPGA. Síntesis empleando FFs y síntesis utilizando bits de RAM dedicados Objetivos: Descripción y síntesis de memorias
GUÍA PRÁCTICA DEL SOFTWARE ACTIVE-HDL.
24/9/2013 ÁREA DE TECNOLOGÍA ELECTRÓNICA UBU GUÍA PRÁCTICA DEL SOFTWARE ACTIVE-HDL. Manual de Inicio Miguel Ángel Lozano Pérez Contenido 1.1 GUÍA DE SOFTWARE... 3 1.1.1 Primer paso: crear un diseño nuevo...
+ Máquinas de Estado Finitas
+ Máquinas de Estado Finitas Las máquinas de estado pueden ser: SÍNCRONAS: Necesitan de la intervención de un pulso de reloj. Si la entrada participa también en la salida se denomina Máquina de estado
DISEÑO DE SISTEMAS ELECTRÓNICOS DIGITALES AVANZADOS
Práctica 2 DISEÑO DE SISTEMAS ELECTRÓNICOS DIGITALES AVANZADOS Controlador de teclado Universidad de Alicante Curso 2013/14 Práctica 2 Práctica 2 Control del teclado 1. Introducción Esta práctica plantea
Manual de referencia de la tarjeta BASYS 2
Universidad Politécnica de Madrid ETSI de Telecomunicación Departamento de Ingeniería Electrónica Circuitos Electrónicos (Plan 2010) Curso 2012-2013 Manual de referencia de la tarjeta BASYS 2 Álvaro de
Generador de Secuencia Binaria Pseudo Aleatoria
Generador de Secuencia Binaria Pseudo Aleatoria Nota Técnica 12 Cristian Sisterna Introducción La generación de una secuencia pseudo aleatoria de números binarios es muy útil en ciertas ambientes de test
CODIFICADORES CON PRIORIDAD. Grupo 2
CODIFICADORES CON PRIORIDAD Grupo 2 Descripción Los codificadores son circuitos combinacionales generalmente de 2 N entradas y N salidas, donde las salidas son el código binario correspondiente al valor
Correcto uso de Reset en FPGAs y su Codificación en VHDL
Correcto uso de Reset en FPGAs y su Codificación en VHDL Nota Técnica 10 Cristian Sisterna Introducción En esta nota técnica se describirán con bastante detalle los distintos tipos de reset que se pueden
Práctica I.- Introducción a los Sistemas Secuenciales
Práctica I.- Introducción a los Sistemas Secuenciales 1.1.- Objetivos. El objetivo de esta práctica consiste en consolidar las diferencias entre sistemas combinacionales y secuenciales 1.2.- Problema.
tema 6: zumbadores, altavoces y stereo CODECs
tema : zumbadores, altavoces y stereo CODECs Diseño Automático de Sistemas José Manuel Mendías Cuadros Dpto. Arquitectura de Computadores y Automática Universidad Complutense de Madrid sonido y música
INGENIERÍA DE COMPUTADORES III. Solución al examen de Septiembre 2013
Solución al examen de Septiembre 2013 PREGUNTA 1 (2 puntos) Tomando como base el siguiente código VHDL, dibuje el cronograma de evolución de las señales clk, x, a, b, c e y entre los instantes 0 y 1000
Universidad Autónoma de Querétaro Facultad de Ingeniería
Universidad Autónoma de Querétaro Facultad de Ingeniería Manual de Prácticas Sistemas Digitales con Lógica Reconfigurable (SDLRI) Que como parte de los requisitos para obtener el grado de Ingeniero en
VI. Especificación del Comportamiento
VI. Especificación del Comportamiento 1 Introducción El objetivo de un sistema electrónico es transformar datos de entradas en resultados como salidas, esta clase de actividad es conocida como Comportamiento
VHDL y el método de diseño basado en descripción y síntesis. RESUMEN.
VHDL y el método de diseño basado en descripción y síntesis. AUTOR : Pablo Mazzara. Grupo de Microelectrónica del IIE. Facultad de Ingeniería. Montevideo. Uruguay. e-mail mazzara@iie.edu.uy RESUMEN. Una
CONTADORES. Definición. Diseño y analisis de un contador binario hacia arriba de 3 bits con flip-flops JK. Otros contadores típicos.
CONTADORES Definición Diseño y analisis de un contador binario hacia arriba de 3 bits con flip-flops JK. Otros contadores típicos Descripción VHDL Ejercicios Definición Un contador es un circuito digital
4. SUMADORES EN BINARIO PURO (I)
TEMA 3: SISTEMAS ARITMÉTICOS Introducción y objetivos (3). Representación y codificación de la información (4-7) 2. Sistemas numéricos posicionales. Binario, hexadecimal, octal, y BCD. (8-33) 3. Números
INTRODUCCIÓN AL SOFTWARE ISE (Integrated Software Environment) DE XILINX
INTRODUCCIÓN AL SOFTWARE ISE (Integrated Software Environment) DE XILINX Índice GUÍA DE INICIO AL SOFTWARE ISE DE XILINX... 1 1. Introducción... 1 2. Inicio del software ISE (Integrated Software Environment)
VHDL. Carlos Andrés Luna Vázquez. Lección 5. Sentencias concurrentes
VHDL Carlos Andrés Luna Vázquez Lección 5 Sentencias concurrentes Índice Introducción Niveles de abstracción del modelado con HDL Estilos descriptivos del modelado con HDL Ventajas y limitaciones de los
Memorias ROM: FPGA-VHDL Cómo???
Memorias ROM: FPGA-VHDL Cómo??? Nota Técnica 03 Cristian Sisterna Introducción Básicamente hay dos formas de que una memoria ROM sea implementada en un FPGA a partir del código VHDL: - Deduciendo la memoria
Arquitectura de Computadores. Práctica 1: Diseño Hardware de Procesadores. Práctica 1/1
Arquitectura de Computadores Práctica 1: Diseño Hardware de Procesadores Práctica 1/1 Práctica 1 Ejercicio 1: Modelado VHDL de la etapa IF en el procesador DLX32 Ejercicio 2: Ampliación Y Especialización
Tema 7. Análisis de Circuitos Secuenciales
Tema 7. Análisis de Circuitos Secuenciales Máquinas de estado finito (FSM). Análisis de circuitos secuenciales síncronos. Introducción al diseño secuenciales síncronos. de circuitos Contadores. Registros
Implementación de Filtros Digitales Tipo FIR en FPGA
Implementación de Filtros Digitales Tipo FIR en FPGA Jesús Antonio Álvarez Cedillo, Klauss Michael Lindig Bos, Gustavo Martínez Romero Resumen En este artículo se hace la descripción del diseño de un filtro
INGENIERÍA DE COMPUTADORES 3. Solución al Trabajo Práctico - Junio de 2013
Solución al Trabajo Práctico - Junio de 2013 EJERCICIO 1 En la Figura 1.1 se muestra el símbolo lógico de un circuito digital cuya función es encender una luz de aviso de un coche. Este circuito enciende
PRÁCTICA: LENGUAJE VHDL
PRÁCTICA: LENGUAJE Introducción Los lenguajes permiten manejar mejor grandes tamaños Los lenguajes son más flexibles que las tablas Los lenguajes son légibles por las máquinas más fácilmente que los gráficos
TEMA IV: SÍNTESIS HARDWARE
TEMA IV: SÍNTES HARDWARE Especificaciones Formato intermedio Partición HW/SW LA SÍNTES HARDWARE ES LA TAREA DE PASAR DE UN DOMINIO DE ABSTRACCIÓN A OTRO COMPORTAMIENTO -> ESTRUCTURA Código Implementación
Tema 3 - Modelado con HDL a nivel RTL
- Modelado con HDL a nivel RTL Eduardo Rodríguez Martínez Departamento de Electrónica División de Ciencias Básicas e Ingeniería Universidad Autónoma Metropolitana Unidad Azcapotzalco Email: erm@correo.azc.uam.mx
Tutorial I Diseño de una máquina de refrescos utilizando el WebPack de XILINX TM
Tutorial I Diseño de una máquina de refrescos utilizando el WebPack de XILINX TM Departamento de Ingeniería Electrónica de Sistemas Informáticos y Automática 2 1.1. Introducción Al ejecutar el software
Electrónica Digital. Actividad Dirigida. Implementación de un Cronómetro Digital
Electrónica Digital Actividad Dirigida Implementación de un Cronómetro Digital Trabajo a realizar La actividad consiste en la implementación de un cronómetro digital con capacidad de cuenta de minutos
Diseño Lógico I Facultad de Ciencias Exactas y Tecnología UNT. LENGUAJES DE DESCRIPCIÓN DE HARDWARE
LENGUAJES DE DESCRIPCIÓN DE HARDWARE METODOS PARA DESCRIBIR CIRCUITOS LÓGICOS Descripción verbal Tablas de verdad Diagrama esquemático Expresiones del álgebra booleana Diagrama de tiempos Lenguajes de
Tema 2 Descripción de VHDL (2/2)
TECNOLOGÍA DE COMPUTADORES Tema 2 Descripción de VHDL (2/2) Agustín Álvarez Marquina Tipos de sentencias en VHDL Sentencias concurrentes PROCESS Asignación de señal BLOCK Llamadas a procedimientos Llamadas
Objetos de VHDL.! Un objeto en VHDL es un elemento que contiene. un valor de tipo específico de dato
Objetos de VHDL! Un objeto en VHDL es un elemento que contiene un valor de tipo específico de dato Objetos que se pueden manipular en VHDL y sus tipos -3 clases principales de objetos: SEÑALES: similares
Objetos de VHDL. Un objeto en VHDL es un elemento que contiene un valor de tipo específico de dato
Objetos de VHDL Un objeto en VHDL es un elemento que contiene un valor de tipo específico de dato Objetos que se pueden manipular en VHDL y sus tipos -3 clases principales de objetos: SEÑALES: similares
3.1 Introducción a VHDL
Capítulo 3 Implementación en VHDL A continuación se va a explicar brevemente el funcionamiento de VHDL y las componentes de programación para poder entender mejor el programa. Una vez explicado esto, se
UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS FACULTAD DE INGENIERIA ELECTRONICA ESCUELA DE ELECTRONICA
UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS FACULTAD DE INGENIERIA ELECTRONICA ESCUELA DE ELECTRONICA LABORATORIO Nª2: Descripciòn VHDL utilizando el Estilo Algoritmico 1.-Implemente y simule el circuito
Decodificadores/Demultiplexores. Grupo 9 Javier de Gregorio Menezo Laro de la Fuente Lastra Raúl Fernández Díaz
Decodificadores/Demultiplexores Grupo 9 Javier de Gregorio Menezo Laro de la Fuente Lastra Raúl Fernández Díaz Decodificadores Un decodificador (DEC) es un circuito combinacional que convierte un código
SelectRAM+memory Bloques de memoria RAM En las FPGAs Spartan IIE
1 SelectRAM+memory Bloques de memoria RAM En las FPGAs Spartan IIE tiempo de acceso RAM, algunas veces se usa cerrojo en el Juan Manuel Narváez Sánchez, Carlos Andrés Moreno Tenjica, Estudent Member IEEE
2384-27. ICTP Latin-American Advanced Course on FPGADesign for Scientific Instrumentation. 19 November - 7 December, 2012
2384-27 ICTP Latin-American Advanced Course on FPGADesign for Scientific Instrumentation 19 November - 7 December, 2012 Sequential Logic Described in VHDL - A Design Example ARTECHE DIAZ Raul Center of
FPGA: Herramientas de diseño
FPGA: Herramientas de diseño Proceso diseño Design and implement a simple unit permitting to speed up encryption with RC5-similar cipher with fixed key set on 8031 microcontroller. Unlike in the experiment
Práctica 6. Diseño Lógico Digital mediante VHDL
Práctica 6. Diseño Lógico Digital mediante VHDL 6.1. Objetivos Aprender a diseñar circuitos lógicos digitales mediante el uso de lenguajes de descripción de hardware como VHDL. 6.2. Introducción al VHDL
Práctica III Introducción a la descripción VHDL del procesador DLX
Departamento de Ingeniería Electrónica de Sistemas Informáticos y Automática 3 Práctica III Introducción a la descripción VHDL del procesador DLX 3.1. Implementación del procesador DLX La configuración
DECODIFICADORES. Para cualquier código dado en las entradas solo se activa una de las N posibles salidas. 2 N
DECODIFICADORES Tienen como función detectar la presencia de una determinada combinación de bits en sus entradas y señalar la presencia de este código mediante un cierto nivel de salida. Un decodificador
Tutorial de ModelSim PE Student Edition
Tutorial de ModelSim PE Student Edition Instalación Ir a http://portal.model.com/modelsim/downloads/license_agreement_form_gen.asp Rellenar los datos y selecionar Request Download Seleccionar el enlace
Examen 23 de Febrero de 2007
Instrucciones Examen 23 de Febrero de 2007 Indique su nombre completo y número de cédula en cada hoja. Numere todas las hojas e indique la cantidad total de hojas que entrega en la primera. Escriba las
DATOS DE IDENTIFICACIÓN DEL CURSO DEPARTAMENTO:
DATOS DE IDENTIFICACIÓN DEL CURSO DEPARTAMENTO: ELECTRONICA ACADEMIA A LA QUE SISTEMAS DIGITALES AVANZADOS PERTENECE: NOMBRE DE LA MATERIA: DISEÑO DIGITAL ASISTIDO POR COMPUTADORA CLAVE DE LA MATERIA:
1. Sonido + ruido + silencio + ritmo = MÚSICA
2º ESO Unidad 1 EL SONIDO 1. Sonido + ruido + silencio + ritmo = MÚSICA Sonido (afinado): sensación auditiva provocada por las vibraciones periódicas de los objetos. ONDA SINUSOIDAL Ruido (no afinado):
TEMA 1 LA ALTURA DEL SONIDO: PENTAGRAMA, CLAVES, NOTAS MUSICALES, LINEAS ADICIONALES, ALTERACIONES
TEMA 1 LA ALTURA DEL SONIDO: PENTAGRAMA, CLAVES, NOTAS MUSICALES, LINEAS ADICIONALES, ALTERACIONES 1.- LA ALTURA El sonido se define a través de sus cuatro cualidades: la altura, la duración, la intensidad
Diseño de un sistema de adquisición de datos de un micrófono utilizando una FPGA
Diseño de un sistema de adquisición de datos de un micrófono utilizando una FPGA Experimental III: Introducción a la Microfabricación y FPGA - Instituto Balseiro Mauricio Tosi Diciembre de 2013 Resumen
9. Dibujar el diagrama de tiempos de las siguientes asignaciones de señales.
Sistemas Digitales (66.17) Práctica 2 - VHDL 1. Crear un paquete de utilidades al cual se le vayan agregando todas las funciones, procedimientos y declaración de tipos, constantes, etc., que se creen en
Ejemplo básico de descripción VHDL
Ejemplo básico de descripción VHDL Describir en VHDL un circuito que multiplexe dos líneas (a y b) de un bit, a una sola línea (salida) también de un bit; la señal selec sirve para indicar que a la salida
Introducción Flip-Flops Ejercicios Resumen. Lógica Digital. Circuitos Secuenciales - Parte I. Francisco García Eijó
Lógica Digital Circuitos Secuenciales - Parte I Francisco García Eijó Organización del Computador I Departamento de Computación - FCEyN UBA 7 de Septiembre del 2010 Agenda 1 Repaso 2 Multimedia Logic 3
V. Elementos de la Arquitectura
V. Elementos de la Arquitectura 1 Tipos de Datos Todos los sistemas digitales manejan la información como bits o vectores de bits. Sin embargo no es posible ni conveniente usar sólo estos tipos para todos
^6+1 2^5+1 2^2+1 2^1+1 2^ ^6+1 2^0-65.
ELECTRÓNICA DIGITAL 23-I-2014 PREGUNTAS TEÓRICO PRÁCTICAS: 1. Determinar el valor decimal de los números expresados en Complemento a 2. (0.25 puntos). 10011001 10011000 01100111 1 2^6+1 2^5+1 2^2+1 2^1+1
Hardware Libre: la Tarjeta Skypic, una Entrenadora para Microcontroladores PIC
Hardware Libre: la Tarjeta Skypic, una Entrenadora para Microcontroladores PIC Juan González Gómez Escuela Politécnica Superior Universidad Autónoma de Madrid Andrés Prieto-Moreno Torres Ifara Tecnologías,
CRISTÓBAL GARCÍA PÉREZ CRISTIAN EDWIN ARBOLEDA VALENCIA
IMPLEMENTACIÓN DE TÉCNICAS DE GENERACIÓN DE MODULACIÓN POR ANCHO DE PULSO (PWM) UTILIZANDO DISPOSITIVOS DE LÓGICA PROGRAMABLE (FIELD-PROGRAMMABLE GATE ARRAY) PARA EL CONTROL DE INVERSORES TRIFÁSICOS CRISTÓBAL
Curso de Música - básico
Curso de Música - básico página(s) : 1/4 Melodía Una melodía está constituída por una sucesión de sonidos donde cada uno tiene dos parámetros principales: LA NOTA MUSICAL y LA DURACION (ritmo) Las nota
Circuitos Electrónicos Digitales E.T.S.I. Telecomunicación Universidad Politécnica de Madrid. Descripciones funcionales y estructurales
Circuitos Electrónicos Digitales E.T.S.I. Telecomunicación Universidad Politécnica de Madrid Descripciones funcionales y estructurales Descripciones funcionales y estructurales. Introducción al lenguaje
CONTADORES CONTADORES ASINCRONOS ASCENDENTE
CONTADOES CONTADOES ASINCONOS ASCENDENTE S 2 J ck 2 K Vdd Vdd Vdd S J ck K S J ck K Las entradas asincronas S y estan desactivadas -- CI : 2 3 4 5 6 7 8 9 2 2 CONTADO ASINCONO DESCENDENTE S 2 J ck 2 K
LABORATORIO DE ARQUITECTURA DE COMPUTADORES. I. T. I. SISTEMAS / GESTIÓN GUÍA DEL ALUMNO
LABORATORIO DE ARQUITECTURA DE COMPUTADORES. I. T. I. SISTEMAS / GESTIÓN GUÍA DEL ALUMNO Práctica 2: La Unidad Aritmético - Lógica Objetivos Comprender cómo se realiza un sumador con propagación de acarreo
Lenguaje VHDL. Código para representar sistemas digitales en VHDL JJVS-09
Lenguaje VHDL Código para representar sistemas digitales en VHDL 1 Las secciones fundamentales que forman el código en VHDL son: librería (LIBRARY), entidad (ENTITY) y arquitectura (ARCHITECTURE). LIBRARY:
PIC16C5X (GAMA BAJA) Solo en dispositivos de 28 pins. Encapsulado y patillaje:
PIC6C5X (GAMA BAJA) Oscilador RESET SLEEP WatchDog Timer (WDT) Protección de código e IDs Periféricos: Timer/Contador de 8bits (T) con prescaler compartido para WDT o TMR Hasta 3 puertos I/O (RA,RB,RC)
Arquitectura Básica para Controladores de Lógica Difusa a Programarse en FPGAs
Arquitectura Básica para Controladores de Lógica Difusa a Programarse en FPGAs Juan C. Herrera Lozada, jcrls@ipn.mx Ma. de Lourdes Olvera Cárdenas, lolvera@ipn.mx Ma. Teresa Lozano Hernández. tlozanoh@ipn.mx
Diseño VHDL de módulos combinacionales básicos
GRUPO DE DISEÑO HARDWARE SOFTWARE DIET ESCET URJC W H S W Informe técnico: 001_01 Fecha: 03-03-2006 Proyecto: Subproyecto: Herramientas software: Componentes hardware: Docencia VHDL Veribest Ad-hoc IT_001_01
Implementación en FPGA de Máquinas de Estados con VHDL
1 Encuentro de Investigación en Ingeniería Eléctrica Zacatecas, Zac, Abril 5 7, 2006 Implementación en FPGA de Máquinas de Estados con VHDL Miguel Ángel Porta García, Marlen Meza, Perla Saldívar, Oscar
Introducción a la simulación con ModelSim.
Introducción a la simulación con ModelSim. Este es un resumen de la funcionalidad básica del simulador ModelSim. Model Sim permite muchas cosas más. Puede encontrar más información en Help->PDF Documentation->Tutorial
Tutoría 2. Banco de memoria de 8 y 16 bits (8086)
Tutoría 2. Banco de memoria de 8 y 16 bits (8086) RESUMEN Cuando el procesador opera en modo mínimo, éste genera las señales de control para la memoria y los dispositivos de E/S. [1, pág. 292]. Para utilizar
INFORME LABORATORIO No.2 Implementación de sistemas secuenciales en VHDL. Nelson Antonio Becerra Carrillo nelsonabc25@hotmail.com
INFORME LABORATORIO No.2 Implementación de sistemas secuenciales en VHDL Nelson Antonio Becerra Carrillo nelsonabc25@hotmail.com Jaime Alberto López Rincón jaimealopezr@yahoo.com Universidad del Quindío
5. PLL Y SINTETIZADORES
5. PLL Y SINTETIZADORES (Jun.94) 1. a) Dibuje el esquema de un sintetizador de frecuencia de tres lazos PLL. b) Utilizando una señal de referencia de 100 khz, elegir los divisores programables NA y NB
Diseño de Hardware con VHDL
Diseño de Hardware con VHDL Facultad de Ingeniería Laboratorio Electrónica Segundo Semestre, 2015 Field Programmable Gate Array (FPGA) De una manera superficial podemos decir que las FPGA son chips de
Síntesis de Escalas Musicales. Fundamentos Físicos de la Informática, 2006
Síntesis de Escalas Musicales Fundamentos Físicos de la Informática, 2006 Matlab/Octave - funciones Una función es un archivo con extensión.m que generalmente contiene una función matemática. Una función
Lab 5: Contador decimal en System Generator
Lab 5: Contador decimal en System Generator Introducción Objetivos Este laboratorio guia al asistente a través de las herramientas System Generator y Simulink para analizar la representación de números
DEPARTAMENTO DE ELECTRÓNICA I.T.Telecomunicación Sistemas Electrónicos
DEPARTAMENTO DE ELECTRÓNICA I.T.Telecomunicación Sistemas Electrónicos ASIGNATURA Microelectrónica FECHA Junio - 2009 APELLIDOS,NOMBRE SOLUCION Nº Lista 1 2 3 4 5 6 7 T Cuestión 1 (10 ptos) Nota: las respuestas
INTRODUCCIÓN AL LENGUAJE VHDL
INTRODUCCIÓN AL LENGUAJE VHDL LDD 2007-08 1 Introducción. ÍNDICE. 1. Conceptos básicos del lenguaje y Aplicaciones. 2. Tipos de datos y Señales. 3. Sentencias concurrentes y secuenciales. 4. Registros
Introducción n al diseño lógico con VHDL
Seminario de extensión de la cátedra de Introducción a los Sistemas Lógicos y Digitales Introducción n al diseño lógico con VHDL Sergio Noriega 13 de Noviembre del 2008 VHDL : Very High Speed Integrated
Descripción con VHDL de un exponenciador para campos finitos GF(2 m )
Descripción con VHDL de un exponenciador para campos finitos GF(2 m ) Mario Alberto García Martínez 1, Guillermo Morales Luna 2 y Francisco Rodríguez Enríquez 2 (1) Universidad del Valle de México, campus
PRÁCTICA Nº 5: 2 sesiones (del 11 de Abril al 17 de Abril de 2003) Listas con punto de interés para la composición de melodías musicales
PRÁCTICA Nº 5: 2 sesiones (del 11 de Abril al 17 de Abril de 2003) Listas con punto de interés para la composición de melodías musicales 0. OBJETIVOS El objetivo de esta práctica es la implementación del
Inversores de Giro para Motores a Pasos en Dispositivos de Lógica Programable
Inversores de Giro para Motores a Pasos en Dispositivos de Lógica Programable Juan Carlos Herrera Lozada, Juan Carlos González Robles, Agustín Cruz Contreras Profesores del CIDETEC-IPN E l control de motores
Tema 2. Funciones Lógicas. Algebra de Conmutación. Minimización de funciones Lógicas. Introducción al VHDL.
Tema 2. Funciones Lógicas Algebra de Conmutación. Minimización de funciones Lógicas. Introducción al VHDL. Introducción al VHDL Definición de las estructuras básicas. Entidades: genéricos y puertos. Tipos
Introducción a los Sistemas Digitales. Tema 1
Introducción a los Sistemas Digitales Tema 1 Qué sabrás al final del tema? Diferencia entre analógico y digital Cómo se usan niveles de tensión para representar magnitudes digitales Parámetros de una señal
Procesamiento de Señales Digitales
Procesamiento de Señales Digitales La IEEE* Transactions on Signal Processing establece que el término señal incluye audio, video, voz, imagen, comunicación, geofísica, sonar, radar, médica y señales musicales.
TRABAJO DE FINAL DE CARRERA
TRABAJO DE FINAL DE CARRERA TÍTULO DEL TFC: TITULACIÓN: AUTOR: DIRECTOR: Introducción al diseño de sistemas digitales reconfigurables en FPGA con VHDL y la tarjeta Spartan-3AN de Xilinx Ingeniería Técnica
ABSTRACCIONES DE UN SISTEMA DIGITAL
ABSTRACCIONES DE UN SISTEMA DIGITAL T O P D O W N FUNCIONAL ARQUITECTURAL FÍSICO Algoritmos y funciones que indican la relación E/S Componentes funcionales interconectados que definen la arquitectura Materialización
SOLUCION Examen final IC parte B
SOLUCION Examen final IC parte B Duración de esta parte del examen: 2 horas. Presentarse a este examen significa renunciar a la nota de evaluación continua de los objetivos de nivel B. Cada ejercicio se
Laboratorio 4: Uso de una FPGA
Laboratorio 4: Uso de una FPGA Objetivos: Conocer y comprender la estructura interna de una FPGA y su tarjeta de desarrollo que será usada en el laboratorio, y los cuidados y recomendaciones para evitar
Tema VI: Memorias y Dispositivos de Lógica Programable (PLDs)
Tema VI: Memorias y Dispositivos de Lógica Programable (PLDs) Objetivos: 1.- Conocer la función, características básicas y tipos de memorias. 2.- Conocer la función, características principales y aplicaciones
PIC 18F45XX CARACTERÍSTICAS GENERALES
PIC 18F45XX CARACTERÍSTICAS GENERALES 1. Características generales CPU con arquitectura Harvard (77 instrucciones) Todas las instrucciones constan de 1 sola palabra de 16 bits (2 bytes) excepto las de
Microprocesadores. Introducción al Lenguaje C - Parte III. Prof. Luis Araujo. Universidad de Los Andes
Introducción al Lenguaje C - Parte III Universidad de Los Andes Sentencia Repita Mientras (WHILE) La sentencia while (repita mientras) es una estructura de repetición, para ejecutar la sentencias varias
Adquisición de audio con un micrófono con fpga
Adquisición de audio con un micrófono con fpga Sergio Encina Charles Trujillo 1. Introducción En el presente trabajo es parte de un proyecto que busca medir la diferencia de llegada de un impulso sonoro
Introducción a BMP085 Versión 1.0
1. [ BMP085 - Barómetro ] El kit incluye el sensor de presión y temperatura BMP085 de la marca Bosch, el mismo es normalmente utilizado en plataformas electrónicas como Arduino, por lo que fácilmente se