Arquitectura de Computadores. Práctica 1: Diseño Hardware de Procesadores. Práctica 1/1

Transcripción

1 Arquitectura de Computadores Práctica 1: Diseño Hardware de Procesadores Práctica 1/1

2 Práctica 1 Ejercicio 1: Modelado VHDL de la etapa IF en el procesador DLX32 Ejercicio 2: Ampliación Y Especialización del repertorio de instrucciones de DLX32p + MEMORIA ESCRITA Práctica 1/2

3 Sumario Clase Práctica en Aula Lenguaje de descripción hardware VHDL Xilinx: Herramientas software para el modelado de arquitecturas Ejercicio 1: Etapa de búsqueda en un procesador segmentado Práctica 1/3

4 VHDL: Lenguaje concurrente de alto nivel para el modelado de arquitecturas Práctica 1/4

5 Entity y Architecture -- reg10.vhd -- Modelo para el Contador de Programa -- LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.all; ENTITY reg10 IS PORT( d : IN STD_LOGIC_VECTOR(9 DOWNTO 0); clk, clr : IN STD_LOGIC; PC : OUT STD_LOGIC_VECTOR(9 DOWNTO 0)); END reg10; ARCHITECTURE comportamental OF reg10 IS SIGNAL cero10 : STD_LOGIC_VECTOR(9 DOWNTO 0); BEGIN cero10 <= (OTHERS=>'0'); PROCESS(clk,clr,d,cero10) BEGIN IF clr = '0' THEN PC <= cero10; ELSIF (clk'event AND clk = '1') THEN PC <= d; END IF ; END PROCESS; d(9..0) clk clr PC 10 d reg10 (Contador de Programa) reg10.vhd PC(9..0) END comportamental; Práctica 1/5

6 Xilinx Foundation: Herramientas software para el modelado de arquitecturas Práctica 1/6

7 Xilinx Tool Flow Design Entry HDL Synthesis Functional Simulation Netlist Implementation Reports Práctica 1/7

8 Crear un nuevo proyecto Práctica 1/8

9 Foundation Project Manager Integrates all tools into one environment Práctica 1/9

10 Anadir diseños al proyecto Sintetizar Práctica 1/10

11 Starting the Flow Engine Foundation Project Manager Práctica 1/11

12 The Flow Engine Implementation phases Implementation status Message area Flow control buttons Práctica 1/12

13 Complejidad hardware medida en CLBs (Place & Route) y la frecuencia máxima de funcionamiento (Post Layout Timing) Práctica 1/13

14 Simulation - Easy to Use and Learn Generate stimulus easily and quickly Keyboard toggling Simple clock stimulus Custom formulas Easy debugging Waveform viewer Signals easily added and removed Simulator access from schematic Color-coded values on schematic Script Editor Práctica 1/14

15 Bibliografía Z.Navabi; VHDL. Analysis and Modelling of Digital Systems; McGraw Hill, 93. D.L. Perry; VHDL; McGrawHill, 2 nd edition, D. Van den Bout; The practical Xilinx designer lab bool version 1.5; Prentice Hall, Mini-Manual VHDL ( The online technical resource for VHDL, Verilog and Scripting ( Práctica 1/15

16 Práctica 1 EJERCICIO 1 Modelado VHDL para la etapa de búsqueda de instrucciones en el procesador DLX32 Práctica 1/16

17 Ejercicio 1 Realización de la etapa arquitectural de Búsqueda de Instrucciones del Procesador DLX32p Crear un proyecto Xilinx con el fichero: if.vhd Sintetizarlo e implementarlo para el chip XC40110XVBG560 (familia XC4000XV) Simularlo Obtener: complejidad hardware medida en CLBs, y frecuencia máxima de funcionamiento de la etapa Práctica 1/17

18 Etapa IF Next PC 4 MUX_PC (7) = EIF1 CONTROL + MUX ALU_out_int (EIF6) PC+4 (SIF1) IF.vhd entity etapa_if is port ( CLK,RESET: in std_logic; EIF1: in std_logic; EIF6: in std_logic_vector(31 downto 0); SIF1,SIF2: out std_logic_vector(31 downto 0) ); end etapa_if; architecture comportamental of etapa_if is PC addr_pmem (SIF2) Mem Programa instruction begin... end comportamental; CLK RESET Práctica 1/18

19 IF.VHD IF.VHD Etapa de bsqueda de instruccion de DLX32s -- library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity etapa_if is port( CLK,RESET: in std_logic; -- senales de control -- EIF1=Mux que alimenta el PC EIF1: in std_logic; -- EIF6= dir salto EIF6: in std_logic_vector(31 downto 0); SIF1,SIF2: out std_logic_vector(31 downto 0) -- Salida MUX-PC y PC ); end etapa_if; architecture comportamental of etapa_if is signal S,pc: std_logic_vector(31 downto 0); signal PCW: std_logic; -- senal de habilitacin del PC begin -- actualizacin del contador de programa PC PCW <= '1'; -- habilitamos siempre al registro PC process (CLK,RESET) begin if (RESET='0') then pc <= (others=>'0'); elsif (CLK='1' and CLK'event) then if (PCW='1') then if (EIF1 ='0') then pc <= pc + 4; else pc <= EIF6; end if; end if; end if; end process; SIF1 <= pc + 4; SIF2 <= pc; end; Práctica 1/19