PLANTILLA. [t], Maximino Peña Guerrero,

Transcripción

1 PLANTILLA

2 Instrucciones secuenciales: CASE CASE ejecuta una o varias secuencias de instrucciones que dependen del valor de una sola expresión. SINTAXIS case expression is when choices => {sequential_statement} {when choices => {sequential_statement}} end case; DESCRIPTION expression: valor entero, o tipo enumerado sequential_statment: instrución secuencial. choices: opciones de la forma choice{ choice}. La última opción puede ser others (valor por omisión del resto de las opciones)., fuente: VHDL p: 5-11

3 Instrucciones secuenciales: ejemplo CASE library ieee; use ieee.std_logic_1164.all; entity MUXSEL is port (S0,S1,A, B, C, D: in std_logic; Q: out std_logic); end MUXSEL; architecture RTL of MUXSEL is signal sel: std_logic_vector(1 downto 0); begin process (A,B,C,D,S0,S1,sel) begin sel<= (S1 & S0); case (sel) is when "00" => Q <= A; when "01" => Q <= B; when "10" => Q <= C; when others => Q <= D; end case; end process; end RTL; MUXEL A B C D Q S0 S1

4 Instrucciones secuenciales: LOOP LOOP ejecuta repetidamente una secuencia de instrucciones. SINTAXIS [label:] [iteration_scheme] loop {sequential_statement} {next [label] [when condition];} {exit [label] [when condition];} end loop [label]; DESCRIPTION label: nombre opcional de LOOP, útil para loops anidados. iteration_scheme: puede ser, while, o for. condition: expresión boolena. next: salta instrucciones y continúa con otra iteración. exit: salta instrucciones y continua fuera de LOOP., fuente: VHDL p: 5-15

5 Instrucciones secuenciales: ejemplo for loop variable: A, B: BIT_VECTOR(1 to 3); for I in 1 to 3 loop A(1) <= B(1); A(I) <= B(I); equivale a: A(2) <= B(2); end loop; A(3) <= B(3); B[1] B[2] B[3] síntesis: A[1] A[2] A[3]

6 Instrucciones secuenciales: ejemplo for loop entity BUS_BUFF is port( A: out BIT_VECTOR(1 to 10); B: in BIT_VECTOR(1 to 10) ); end BUS_BUFF; architecture RTL of BUS_BUFF is begin process(b) begin for I in A range loop A(I) :=not B(I); end loop; end process; end RTL; B[1] B[2] B[3] B[4] B[5] B[6] B[7] B[8] B[9] A[1] A[2] A[3] A[4] A[5] A[6] A[7] A[8] A[9], vhdl p: 5-18 B[10] A[10]

7 Instrucciones secuenciales: ejemplo for loop entity ENABLE_BUS is port( signal B, CPYEN: in BIT_VECTOR(1 to 8); signal A: out BIT_VECTOR(1 to 8) ); end ENABLE_BUS; architecture RTL of ENABLE_BUS is begin process(b, CPYEN) begin A<= ; for I in 1 to 8 loop next when CPYEN(I)= 0 ; A(I) <= B(I); end loop; end process; end RTL; CPYEN[1] B[1] CPYEN[2] B[2] CPYEN[3] B[3] CPYEN[4] B[4] CPYEN[5] B[5] CPYEN[6] B[6] CPYEN[7] B[7] CPYEN[8] B[8] síntesis: A[1] A[2] A[3] A[4] A[5] A[6] A[7] A[8]

8 Instrucciones secuenciales: NEXT, EXIT, NULL, RETURN NEXT salta instrucciones y continúa con otra iteración SINTAXIS: next [label] [when condition]; EXIT salta instrucciones y continua fuera de una ireración. SINTAXIS exit [label] [when condition]; NULL no ejecuta ninguna acción. SINTAXIS null; RETURN termina un subprograma (función o procedimiento). SINTAXIS return expression; -- para función return; -- para procedimiento.

9 PROCEDIMIENTOS procedure: instrucción secuencial de llamada al nombre de un procedimiento y sus parámetros para que sea ejecutado. SINTAXIS procedure_name[([name=>] expression {,[name=>]expression})]; DESCRIPCION procedure_name: nombre del procedimiento. name: notación posicional; parámetro formal asociado a expression. expresssion: parámetro actual (normalmente identificador).

10 PROCEDIMIENTOS: Ejemplo de llamada -- ptstvtoi.vhd convertir un vector a entero,version procedimiento. library IEEE; use ieee.std_logic_1164.all; entity TSTVTOI is port(clk,t0,t1,t2,t3,t4,t5: in std_logic; ESTADO: out integer range 0 to 63 ); end TSTVTOI; architecture RTL OF TSTVTOI is signal temporal1: std_logic_vector(5 downto 0); procedure vtoi(vin: in std_logic_vector; nbits: in integer; salida: out integer) is variable temp: integer range 0 to 63; begin temp:=0; for i in 0 to nbits-1 loop if (vin(i)='1') then temp:=temp + (2**i); end if; end loop; salida:=temp; end; begin process(clk,temporal1) variable temporal2: integer range 0 to 63; begin if (CLK'event AND CLK='1') then temporal1<=t5&t4&t3&t2&t1&t0; end if; -- se llama al procedimiento VTOI vtoi(temporal1,6,temporal2); ESTADO<=temporal2; end process; end RTL; PTSTVTOI T0 T1 T2 T3 ESTADO T4 T5 CLK

11 FUNCIONES Una llamada a función es la ejecución del nombre de la función y sus parámetros con lo cual regresa un valor. SINTAXIS function_name([parameter_name=>] expression {,[parameter_name=>] expression}); DESCRIPCION function_name: nombre del procedimiento. parameter_name: notación posicional; parámetro formal asociado a expression. expresssion: parámetro actual (normalmente identificador).

12 FUNCIONES: Ejemplo de llamada -- ftstvtoi.vhd convertir vector a entero version función. library IEEE; use ieee.std_logic_1164.all; entity TSTVTOI is port ( CLK,T0,T1,T2,T3,T4,T5: in std_logic; ESTADO: out integer range 0 to 63 ); end TSTVTOI; begin process(clk,temporal1) begin if (CLK'event AND CLK='1') then temporal1<=t5&t4&t3&t2&t1&t0; end if; -- llamada a funcion ESTADO<=vtoi(temporal1,6); end process; end RTL; architecture RTL of TSTVTOI is signal temporal1: std_logic_vector(5 downto 0); function vtoi(vin: in std_logic_vector; nbits: in integer) return integer is variable temp: integer range 0 to 63; begin temp:=0; for i in 0 to nbits-1 loop if (vin(i)='1') then temp:=temp + (2**i); end if; end loop; return(temp); end; FTSTVTOI T0 T1 T2 T3 ESTADO T4 T5 CLK

13 Instrucciones secuenciales: WAIT Wait suspende un proceso hasta detectar borde de señal de reloj SINTAXIS wait until signal=value; wait until signal event and signal=value; wait until not signal stable and signal=value; DESCRIPTION Implica lógica síncrona (señal de reloj). No se usa en subprogramas (funciones o procedimientos). Sintetiza lógica secuencial (combinacional si no existe wait).

14 Instrucciones secuenciales: ejemplo WAIT -- wcounter.vhd -contador usando wait. library ieee; use ieee.std_logic_1164.all; entity COUNTER is port( CLEAR: in bit; CLOCK: in bit; COUNT: buffer INTEGER range 0 to 9 ); end COUNTER; architecture RTL of COUNTER is begin process begin wait until CLOCK'event AND CLOCK='1'; if (CLEAR='1' OR COUNT>=9) then COUNT<=0; else COUNT<=COUNT+1; end if; end process; end RTL; WCOUNTER CLEAR COUNTER CLOCK

15 DEMULTIPLEXORES (distribuidores) Un demultiplexor de 2^n salidas es un sistema combinacional con un selector de n entradas de control s = (sn-1, s0), un dato de entrada x, y 2^n salida de datos y = (y2^n-1, y0). Enruta el dato de entrada hacia la salida seleccionada; el resto son cero. Tiene una entrada de habilitación de módulo E. DESCRIPCION ALTO NIVEL: Entradas: x, E elemento {0, 1} s = (sn-1, s0), sj elemento {0, 1} Salidas: y = (y2^n-1, y0), yi elemento {0, 1} Función: yi = x if (i = s) and (E = 1) 0 otherwise donde: s = n-1 j=0 j n sj 2 and 0 < i < 2-1, Fuente Ercegovac1999 p: 262

16 DEMULTIPLEXORES (distribuidores) A nivel binario, un demultiplexor se describe por la siguiente expresión: yi = E. x. mi(s), 0 < i < 2-1 n E x En ^n-1... y0 y1 y2 y2^n-1 n-1 0, Fuente Ercegovac1999 p: 262 s n-1 s0

17 DEMULTIPLEXORES (distribuidores) ejemplo 1 a 4 -- demuxel -- demultiplexor (distribuidor) library ieee; use ieee.std_logic_1164.all; entity DEMUX is port( X: in bit; E: in bit; S1,S0: in std_logic; Y0,Y1,Y2,Y3: out bit ); end DEMUX; architecture RTL of DEMUX is signal selector: std_logic_vector(1 downto 0); begin process(x,e,s1,s0,selector) begin if (E'event AND E='1') then selector <= (S1 & S0); case (selector) is when "00" => Y0 <= X; when "01" => Y0 <= X; when "10" => Y0 <= X; when "11" => Y0 <= X; when others => null; end case; end if; end process; end RTL;