Sistemas Electrónicos Digitales. PRACTICA nº 8

Transcripción

1 PRACTICA nº 8 Diseño de subsistemas aritméticos. Síntesis sobre dispositivos FPGA. Síntesis estructural a partir de la descripción VHDL a nivel RTL de la estructura. Síntesis a partir de la descripción RTL del algoritmo Objetivos: Descripción y síntesis de subsistemas aritméticos mediante VHDL. Diseño combinacional. Código VHDL a nivel RT para generación estructural. Realización sobre FPGA. Subsistemas aritméticos secuenciales. Código VHDL a nivel RT para síntesis del algoritmo de cómputo e implementación mediante un procesador dedicado FPGA. Herramientas CAD:Quartus II. Instrumentación: --. Material fungible o de laboratorio: --. Parte 1:Diseño y síntesis de un multiplicador combinacional para dos números sin signo utilizando una descripción VHDL. Uso de la sentencia VHDL generate y síntesis sobre un dispositivo FPGA utilizando su lógica interna estándar. 1 de 6

2 Figura 1 El esquema de la figura 1 muestra una posible estructura para un multiplicador para dos números sin signo de M bits. La estructura utiliza únicamente full-adders y puertas AND. Se pretende realizar una descripción VHDL a nivel RT que represente la estructura circuital de figura 1. Para ello se empleará la sentencia generate que simplifica la descripción de las interconexiones entre los elementos del circuito, al tiempo que permite generalizar el diseño para diferentes tamaños de los números a multiplicar. Una posible descripción del multiplicador se muestra en la figura 2. library ieee; use ieee.std_logic_1164.all; entity Generate_multipl is generic (M: integer:= 8); port ( a, b : in std_logic_vector(m-1 downto 0); p : out std_logic_vector(2*m-1 downto 0) ); end Generate_multipl; architecture simple of Generate_multipl is type matrix_adders is array (0 to 2*M-2) of std_logic_vector(m downto 0); signal a_por_b : matrix_adders; signal s : matrix_adders; signal c : matrix_adders; signal c2 : std_logic_vector(2*m-1 downto M); gen_ands1: for k in 0 to M-1 generate g1: for i in 0 to k generate a_por_b(k)(i) <= B(i) and A(k-i); gen_ands2: for k in M to 2*M-2 generate g2: for i in k-(m-1) to 2*M-2-(M-1) generate 2*M-2-(M-1) = M-1 a_por_b(k)(i) <= B(i) and A(k-i); p(0) <= a_por_b(0)(0); gen_adders: for k in 1 to 2*M-2 generate g3: process(a_por_b(k)) if (k < M) then s(k)(0) <= a_por_b(k)(0); c(k)(1) <= '0'; for i in 1 to k loop c(k+1)(i+1) <= (a_por_b(k)(i) and s(k)(i-1)) or (a_por_b(k)(i) and c(k)(i)) or (c(k)(i) and s(k)(i-1)); s(k)(i) <= a_por_b(k)(i) xor s(k)(i-1) xor c(k)(i); p(k) <= s(k)(i); end loop; s(k)(k-(m-1)) <= a_por_b(k)(k-(m-1)); c2(m) <= '0'; for i in (k-(m-1))+1 to 2*M-2-(M-1) + 1 loop - 2*M-2-(M-1) + 1 = M-1 +1 if (i < 2*M-2-(M-1)+1) then - 2*M-2-(M-1)+1 = M c(k+1)(i+1) <= (a_por_b(k)(i) and s(k)(i-1)) or (a_por_b(k)(i) and c(k)(i)) or (c(k)(i) and s(k)(i-1)); s(k)(i) <= a_por_b(k)(i) xor s(k)(i-1) xor c(k)(i); c2(k+1) <= (c2(k) and s(k)(i-1)) or (c2(k) and c(k)(i)) or (c(k)(i) and s(k)(i-1)); 2 de 6

3 s(k)(i) <= s(k)(i-1) xor c(k)(i) xor c2(k); p(k) <= s(k)(i); end loop; p(2*m-1) <= c2(2*m-1); end process; end simple; Figura 2 a) Utilizando Quartus II, sintetizar el multiplicador a partir de la descripción VHDL de la figura 2. Seleccionar el dispositivo FPGA Cyclone II EP2C35F672C6. Compilar el diseño. Comprobar que el multiplicador en este caso se ha sintetizado utilizando exclusivamente la circuitería de propósito general (ALUT s). Para la compilación y síntesis, seleccionar el chip FPGA Cyclone II EP2C35F672C6: Assignments -> Settings: Settings Generador_multipl: Category -> Device: Family Cyclone II: Target Device Specific Device selected in Available devices list. Show in Available devices list Fastest. Available devices: EP2C35F672C6. b)simular el multiplicador sintetizado. Construir un fichero de formas de onda, Generador_multipl.vwf. Comprobar que el multiplicador opera correctamente. c) Generar automáticamente un testbench, Generador_multipl.vht, para el multiplicador sintetizado a partir de las señales de prueba aplicadas mediante el fichero de formas de onda. Analizar el fichero Generador_multipl.vht. Para generar el testbench: Con la ventana de formas de onda activa: File -> Export: Seleccionar un nombre para el fichero. Export. Parte 2:Diseño de un multiplicador secuencial (basado en recodificación). Síntesis sobre un dispositivo FPGA de un Multiplicador de Booth Modificado para números con signo (en complemento a 2), utilizando una descripción VHDL a nivel RT del algoritmo. Se pretende implementar sobre un dispositivo FPGA un multiplicador de Booth modificado. En lugar de utilizar una descripción de tipo estructural basada en la descripción de una Unidad de Control y una Ruta de Datos y sus interconexiones, se pretende emplear una descripción de tipo RT del Algoritmo de Booth Modificado. El procedimiento requiere una serie de pasos cuyo número depende del número de bits de los números a multiplicar. Para la implementación se pretende describir mediante VHDL un paso del algoritmo, cuya ejecución se realizará en un ciclo de reloj. La ejecución del paso se repetirá tantas veces (tantos ciclos de reloj) como sea necesario hasta finalizar el proceso de cómputo. En la figura 3 se muestra una posible descripción VHDL de un módulo para la implementación del multiplicador. La descripción de la entidad principal utiliza (a modo de ejemplo) el package de la figura 4, que contiene algunas sencillas functions. 3 de 6

4 El módulo dispone de una señal new_mult que indica que se ha de iniciar una nueva multiplicación con los números que se encuentren en ese momento en las entradas. Hasta que no se indique el comienzo de una nueva multiplicación, cualquier cambio en las entradas será ignorado. Una vez que el resultado obtenido sea el definitivo, si han transcurrido los ciclos necesarios, este permanecerá en las salidas hasta la siguiente activación de la señal new_mult. Dispone de una salida, result_valid que toma nivel alto una vez que se ha alcanzado el resultado final, volviendo a nivel bajo cuando se vuelve a activar la señal new_mult. a) Utilizando Quartus II, sintetizar el multiplicador a partir de la descripción VHDL de las figuras 2 y 3. Seleccionar el dispositivo FPGA Cyclone II EP2C35F672C6. Compilar el diseño. Simular el multiplicador sintetizado. Utilizar el fichero de formas de onda Alg_Booth_Mod.vwf. Comprobar que el multiplicador opera correctamente. Se debe de tener en cuenta que el número de ciclos de reloj requeridos para obtener el producto depende de tamaño del multiplicador. En la descripción de la figura 3 se considera el mismo tamaño para el multiplicando y el multiplicador. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use work.paquete_alg_booth_mod.all; entity Alg_Booth_Mod is generic (m : integer := 7); port ( clk : in std_logic; new_mult : in std_logic; multiplicando : in std_logic_vector(m-1 downto 0); multiplicador : in std_logic_vector(m-1 downto 0); resultado : out std_logic_vector(2*m-1 downto 0); el número máximo de operaciones es (2*((m+1)/2)+1)/2 result_valid : out std_logic ); end Alg_Booth_Mod; architecture algor of Alg_Booth_Mod is signal result_prev : signed(2*m-1 downto 0); signal paso : integer range 0 to (2*((m+1)/2)+1)/2; process (new_mult,clk) variable mult1 : signed(2*((m+1)/2)-1 downto 0); Multiplicando extendido 1 bit a la izda. (si es necesario) variable c2mult1 : signed(2*((m+1)/2)-1 downto 0); C2 del multiplicando extendido 1 bit a la izda. (si es necesario) variable mult2 : signed(2*((m+1)/2)+1 1 downto 0); Multiplicador ext. 1 bit a la izda. (si necesario) y 1 bit a la dcha. variable code : unsigned(2 downto 0); Código de operación variable ext_2m : integer := 2*m-(2*((m+1)/2)); para extensión a 2*m (tamaño del producto) variable m1 : signed(2*m-1 downto 0); Multiplicando extendido al tamaño del producto variable cm1 : signed(2*m-1 downto 0); C2 del Multiplicando extendido al tamaño del producto variable max_pasos : integer := (2*((m+1)/2)+1)/2; Máximo número de operaciones variable ant_mas : signed(2*m-1 downto 0); if (clk'event and clk = '1') then if (new_mult = '1') then result_valid <= '0'; mult1(m-1 downto 0) := signed(multiplicando(m-1 downto 0)); mult1(2*((m+1)/2)-1) := multiplicando(m-1); m1 := signed_a_signed_ext(mult1,ext_2m); c2mult1(2*((m+1)/2)-1 downto 0) := twos_complement(mult1); cm1 := signed_a_signed_ext(c2mult1,ext_2m); mult2(m-1 downto 0) := signed(multiplicador(m-1 downto 0)); 4 de 6

5 mult2(2*((m+1)/2)-1) := multiplicador(m-1); mult2(2*((m+1)/2)) := multiplicador(m-1); Extensión de 1 bit de signo a la izda. (en su caso) mult2 := mult2 sll 1; Añadido un '0' a la dcha. result_prev <= (others => '0'); resultado <= (others => '0'); paso <= 0; if (paso < max_pasos) then if (paso = max_pasos-1) then result_valid <= '1'; code(2 downto 0) := recodifica(unsigned(mult2(2 downto 0))); mult2 := mult2 srl 2; case code is when "000" => ant_mas := result_prev; 00 when "001" => ant_mas := result_prev + (m1 sll 2*paso); 01 when "010" => ant_mas := result_prev + ((m1 sll 1) sll 2*paso); 02 when "011" => ant_mas := result_prev + ((cm1 sll 1) sll 2*paso); -02 when others => ant_mas := result_prev + (cm1 sll 2*paso); -01 end case; result_prev <= ant_mas; paso <= paso+1; end process; end algor; Figura 3 b)repetir el apartado anterior modificando el tamaño del multiplicado y del multiplicador de impar (por ej. m=9) al subsiguiente par (por ej. m=10). Comprobar que el número de ciclos requerido para obtener el producto es el esperado. Obtener la máxima frecuencia de operación. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; package paquete_alg_booth_mod is function signed_a_signed_ext (aux: signed; ext: integer) return signed; function twos_complement (aux: signed) return signed; function recodifica (aux: unsigned) return unsigned; end paquete_alg_booth_mod; package body paquete_alg_booth_mod is function signed_a_signed_ext (aux: signed; ext: integer) return signed is variable sig_sig : signed (aux'length+ext-1 downto 0); sig_sig(aux'length+ext-1 downto aux'length) := (others => aux(aux'length-1)); sig_sig(aux'length-1 downto 0) := aux; return sig_sig; end signed_a_signed_ext; function twos_complement (aux: signed) return signed is variable comp : signed (aux'length+1 1 downto 0); variable compl : std_logic := '0'; for j in 0 to aux'length-1 loop if (compl = '0') then 5 de 6

6 comp(j) := aux(j); if (aux(j) = '1') then compl := '1'; comp(j) := not(aux(j)); end loop; return comp(aux'length-1 downto 0); end twos_complement; function recodifica (aux: unsigned) return unsigned is variable recode : unsigned (2 downto 0); if (aux = "000") then recode(2 downto 0) := "000"; 00 elsif (aux = "001") then recode(2 downto 0) := "001"; 01 elsif (aux = "010") then recode(2 downto 0) := "001"; 01 elsif (aux = "011") then recode(2 downto 0) := "010"; 02 elsif (aux = "100") then recode(2 downto 0) := "011"; -02 elsif (aux = "101") then recode(2 downto 0) := "100"; -01 elsif (aux = "110") then recode(2 downto 0) := "100"; -01 recode(2 downto 0) := "000"; 00 return recode(2 downto 0); end recodifica; end paquete_alg_booth_mod; Figura 4 Parte 3:Síntesis sobre un dispositivo FPGA de un Multiplicador secuencial para números con signo, que emplee el procedimiento de cómputo del algoritmo de Booth Modificado, pero que utilice un solo ciclo para la operación de multiplicación completa. a) Muéstrese una descripción VHDL a nivel RT del algoritmo con las características citadas. Multiplicando y multiplicador deben de tener el mismo número de bits. Utilizando Quartus II, sintetizar el bloque diseñado. Para la compilación y síntesis, selecciónese el chip FPGA Cyclone II EP2C35F672C6. b)simular el multiplicador sintetizado mediante Quartus II. Utilícese el fichero de formas de onda Alg_Booth_Mod_un_ciclo.vwf. Verificar que el multiplicador opera correctamente y que únicamente utiliza un ciclo de reloj para el cómputo. Obtener la máxima frecuencia de operación. 6 de 6