PARTE I. TÉCNICAS DE DISEÑO ELECTRÓNICO MEDIANTE LENGUAJES DE DESCRIPCIÓN HARDWARE

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1 PARTE I. TÉCNICAS DE DISEÑO ELECTRÓNICO MEDIANTE LENGUAJES DE DESCRIPCIÓN HARDWARE TEMA 3. Modelos de sistemas con VHDL Curso 05/06 1

2 TEMA 3. Modelos de sistemas digitales 3.1 Sistemas combinacionales Modelado de retardos en funciones lógicas y estilos de descripción de arquitecturas Modelado de multiplexores en los estilos: algorítmico, flujo y estructural Modelado de decodificadores en los estilos: algorítmico, flujo y estructural 3.2 Sistemas de memoria Realización de biestables y latches en estilos: comportamiento, flujo y estructural. Entradas de control asíncronas y asíncronas. Relojes Realización de registros en estilo estructural. Reusabilidad. Bucles hardware Otros ejemplos. 2

3 3.3 Sistemas secuenciales Modelos para máquinas de estados finitos Realización de una máquina de Moore Realización de una máquina de Mealy Resumen NOTA: Los apartados 3.1 y 3.2 han sido desarrollados en las clases de teoría de temas anteriores y en las clases de laboratorio. 3

4 3.3.1 Modelos para máquinas de estados finitos (FSM) - Modelos de Moore y Mealy - Metodología de diseño de FSM -Modelo algorítmico - Un mal modelo - Un modelo mejorado (Moore) - Señales de Reset - Varios PROCESS - Modelo Data flow - Modelo estructural - Comparación entre los modelos de Mealy y Moore 4

5 Esquemas de Moore y Mealy (FSMs) Estructura de Moore Estructura de Mealy O(t) = F 1 ( S(t)) S(t+1) = F 2 (I(t), S(t)) O(t) = F 1 ( S(t), I(t)) S(t+1) = F 2 (I(t), S(t)) Salidas (combinacional) O(t) Salidas (combinacional) O(t) inputs I(t) Estado futuro (Combinacional) S(t+1) Estado futuro (Combinacional) S(t+1) S(t) Estado actual Registro (Secuencial) clock inputs I(t) S(t) Estado actual Registro (Secuencial) 5 clock

6 Metodología de diseño de FSM Etapas básicas 1) Diagrama-Tabla de estados, ASM Niveles de Descripción asociados con los HDLs estado entrada estado Moore salida estado salida entrada/salida estado } Comportamiento o algorítmico Mealy 6

7 Metodología de diseño de FSM Etapas básicas Niveles de Descripción asociados con los HDLs 2) Ecuaciones del estado futuro y salidas Estado actual Entradas Estado futuro Salidas C1(t) C0(t) A(t) B(t) C1(t+1) C0(t+1) X(t) Y(t) D1(t+1) = C1(t) A(t) + C0(t) A(t) +... } D0(t+1) = C1(t) B(t) + C0(t) B(t) +... X(t) =... Y(t) =... Flujo de datos o transferencia entre registros 7

8 Metodología de diseño de FSM Etapas básicas Niveles de Descripción asociados con los HDLs 3) Implementación del circuito Componentes: Dispositivos lógicos (puertas: NOT, AND... MUX, DECODERS,...) Elementos de memoria ( Flip-Flops) Conexionado } Estructural 8

9 Modelado Algorítmico de FSM Consideraciones Generales: El estilo del código tiene que ser independiente de la máquina de estados que se diseñe. Diferentes formas de modelar la misma máquina: Cuantos procesos PROCESS? Señales o variables? Sentencias IF o CASE? El uso de la sentencia WAIT Debe ser inicializada la máquina en un estado válido? Hay que utilizar señal de reset? Portabilidad del código 9

10 Modelado algorítmico de una FSM - Un mal modelo Retardo en la operación de lectura en una memoria RAM Máquina de Moore Slow (S) Read (R) Write (W) Clock LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.all; ST_READ R=1 W=0 S = 0 ST_DELAY R=0 W=0 ST_WRITE R=0 W=1 S = 1 ENTITY fsm_bad IS PORT ( clock: IN STD_LOGIC; -- flanco subida slow: IN STD_LOGIC; -- entrada control read, write: OUT STD_LOGIC -- salidas ); END fsm_bad; 10

11 Modelado algorítmico de una FSM - Un mal modelo Retardo en la operación de lectura en una memoria RAM ST_READ R=1 W=0 S = 0 ST_DELAY R=0 W=0 ST_WRITE R=0 W=1 S = 1 Máquina de Moore ARCHITECTURE bad OF fsm_bad IS BEGIN PROCESS TYPE state_type IS (ST_read, ST_write, ST_delay); VARIABLE state :state_type := ST_read; BEGIN WAIT UNTIL rising_edge(clock); CASE state IS WHEN ST_read => read <= '1'; write <= '0'; state := ST_write; WHEN ST_write => read <= '0'; write <= '1'; IF (slow = '1') THEN state := ST_delay; ELSE state := ST_read; END IF; WHEN ST_delay => read <= '0'; write <= '0'; state := ST_read; END CASE; END PROCESS; END bad; 11

12 Resultados de simulación del modelo malo ST_READ R=1 W=0 S = 0 ST_DELAY R=0 W=0 ST_WRITE R=0 W=1 S = 1 Máquina de Moore CASE state IS WHEN ST_read => read <= '1'; write <= '0'; state := ST_write; WHEN ST_write => read <= '0'; write <= '1'; IF (slow = '1') THEN state := ST_delay; ELSE state := ST_read; END IF; WHEN ST_delay => read <= '0'; write <= '0'; state := ST_read; END CASE; 12

13 Por qué este modelo es malo? 1) El estado actual (state) está definido como una variable, no puede ser directamente monitorizado durante la simulación No puede activar un PROCESS. 2) Tres estados requieren dos FF, hay un estado sin utilizar. Ha de incluirse una señal de reset para poder salir del estado sin usar en el caso de que entrar en él. 3) El estado futuro y el estado actual no deben ser definidos en el mismo PROCESS. El estado futuro es combinacional, el estado actual es memoria Pueden usarse: - dos PROCESS uno para salidas y estado futuro y otro para la memoria - MEALY - tres PROCESS uno para las salidas, otro estado futuro, otro memoria - MOORE No deben mezclarse las partes combinacionales y memoria 13

14 inputs I(t) S(t) Moore O(t) = F 1 ( S(t), I(t)) S(t+1) = F 2 (I(t), S(t)) Salidas (combinacional) Estado futuro (Combinacional) Estado actual Registro (Secuencial) O(t) clock S(t+1) Mealy Las salidas y el estado futuro dependen de las mismas entradas, pueden agruparse en el mismo proceso I(t) inputs S(t) Estado futuro y salidas (Combinacional) Estado actual Registro (Secuencial) O(t) S(t+1) clock 14

15 Mejorando el modelo 3 PROCESS, RESET síncrono read Máquina de Moore slow Salida ( combinacional) write Estado futuro (combinacional) LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.all; ENTITY fsm_good IS PORT ( clock : Estado actual (secuencial) IN STD_LOGIC ; -- activo por flanco de subida IN STD_LOGIC ; -- entrada de control del sistema slow : reset : IN STD_LOGIC ; -- activo a nivel alto read, write : OUT STD_LOGIC ); END fsm_good; reset clock 15

16 Mejorando el modelo 3 PROCESS, RESET síncrono slow ST_READ R=1 W=0 Salida ( combinacional) Estado futuro (combinacional) Estado actual (secuencial) reset RESET S = 0 ST_DELAY R=0 W=0 ST_WRITE R=0 W=1 S = 1 clock ARCHITECTURE good OF fsm_good IS TYPE state_type IS (ST_read, ST_write, ST_delay); SIGNAL current_state, next_state :state_type; BEGIN output: PROCESS (current_state) BEGIN CASE current_state IS WHEN ST_read => Read <= '1 ; Write <= '0'; WHEN ST_write => Read <= '0 ; Write <= '1'; WHEN ST_delay => Read <= '0 ; Write <= '0'; -- seria necesario poner la siguiente sentencia? WHEN OTHERS => Read <= '1 ; Write <= '0 ; END CASE; END PROCESS output; 16

17 Mejorando el modelo 3 PROCESS, RESET síncrono slow ST_READ R=1 W=0 Salida ( combinacional) Estado futuro (combinacional) Estado actual (secuencial) RESET reset S = 0 ST_DELAY R=0 W=0 ST_WRITE R=0 W=1 S = 1 clock future: PROCESS (current_state,slow) BEGIN CASE current_state IS WHEN ST_read => next_state <= ST_write; WHEN ST_write => IF (slow = '1') THEN next_state <= ST_delay; ELSE next_state <= ST_read; END IF; WHEN ST_delay => next_state <= ST_read; WHEN OTHERS => next_state <= ST_read; END CASE; END PROCESS future; 17

18 Mejorando el modelo 3 PROCESS, RESET síncrono Salida ( combinacional) Estado futuro (combinacional) Estado actual (secuencial) reset actual: PROCESS BEGIN WAIT UNTIL rising_edge(clock); -- reset síncrono IF (reset = '1') THEN current_state <= ST_read; ELSE current_state <= next_state; END IF; END PROCESS actual; END good; 18

19 Resultados de simulación 3 PROCESS, RESET síncrono I RESET ST_READ R=1 W=0 S = 0 ST_WRITE R=0 W=1 ST_DELAY R=0 W=0 S = 1 19

20 Resultados de simulación 3 PROCESS, RESET síncrono II RESET ST_READ R=1 W=0 S = 0 ST_WRITE R=0 W=1 ST_DELAY R=0 W=0 S = 1 20

21 Resultados de simulación 3 PROCESS, RESET síncrono III RESET ST_READ R=1 W=0 S = 0 ST_WRITE R=0 W=1 ST_DELAY R=0 W=0 S = 1 21

22 Resultados de simulación 3 PROCESS, RESET síncrono IV RESET ST_READ R=1 W=0 S = 0 ST_WRITE R=0 W=1 ST_DELAY R=0 W=0 S = 1 22

23 Modelo utilizando la sentencia SELECT y RESET asíncrono Salida ( combinacional) Estado futuro (combinacional) Estado actual (secuencial) reset --Generación de las salidas WITH current_state SELECT read <= '1' WHEN ST_read, '0' WHEN ST_write, '0' WHEN ST_delay, '1' WHEN OTHERS; --? WITH current_state SELECT write <= '0' WHEN ST_read, '1' WHEN ST_write, '0' WHEN ST_delay, '0' WHEN OTHERS; --? El estado futuro lo dejamos igual que en la arquitectura con reset sincrono 23

24 Modelo utilizando la sentencia SELECT y RESET asíncrono Salida ( combinacional) Estado futuro (combinacional) Estado actual (secuencial) reset -- Generación del estado actual con reset asincrono -- Observese que ahora reset forma parte de la lista de sensibilidad del process actual: PROCESS (reset, clock) BEGIN IF (reset = '1') THEN current_state <= ST_read; ELSIF rising_edge (clock) THEN current_state <= next_state; END IF; END PROCESS actual; END good1; 24

25 Resultados de simulación Select, RESET asíncrono I RESET ST_READ R=1 W=0 S = 0 ST_WRITE R=0 W=1 ST_DELAY R=0 W=0 S = 1 25

26 Resultados de simulación Select, RESET asíncrono II RESET ST_READ R=1 W=0 S = 0 ST_WRITE R=0 W=1 ST_DELAY R=0 W=0 S = 1 26

27 Resultados de simulación Select, RESET asíncrono III RESET ST_READ R=1 W=0 S = 0 ST_WRITE R=0 W=1 ST_DELAY R=0 W=0 S = 1 27

28 Resultados de simulación Select, RESET asíncrono IV RESET ST_READ R=1 W=0 S = 0 ST_WRITE R=0 W=1 ST_DELAY R=0 W=0 S = 1 28

29 Modelo en flujo de datos Tabla de transiciones Reset asíncrono RESET Entradas estado actual estado futuro salidas slow q1 q0 d1 d0 read write (0) - (0) 0 0 d1 = slow q1 q0 (reset ) d0 = q1 q0 (reset ) read = q1 q0 ST_READ R=1 W=0 S = 0 ST_DELAY R=0 W=0 Codificación de estados ST_READ 00 ST_WRITE 01 ST_DELAY 10 write = q1 q0 29 ST_WRITE R=0 W=1 S = 1

30 ARCHITECTURE data_flow OF fsm_good IS SIGNAL d1, d0, q1,q0: STD_LOGIC; BEGIN --generacion del estado futuro d1 <= ((slow) AND (NOT q1) AND (q0)); d0 <= ((NOT q1) AND (NOT q0)); --generación de las salidas read <= ((NOT q1) AND (NOT q0)); write <= ((NOT q1) AND (q0)); --generación del estado actual, reset asincrono q1 <= '0' WHEN (reset= '1') ELSE d1 WHEN rising_edge(clock); q0 <= '0' WHEN (reset= '1') ELSE d0 WHEN rising_edge(clock); END data_flow; Modelo en flujo de datos Utilizando asignación condicional de señal solamente y función para la detección de flancos d1 = slow q1 q0 (reset ) d0 = q1 q0 (reset ) read = q1 q0 write = q1 q0 30

31 Resultados de simulación del modelo en flujo de datos 1 Obsérvese el comportamiento asincrono de la señal de reset y como con el flanco de subida del reloj se actualizan los valores de la memoria 31

32 slow q0 q1 Nq0 Nq1 Modelo estructural d1 = slow q1 q0 (reset ) d0 = q1 q0 (reset ) read = q1 q0 = d0 Aux1=write write = q1 q0 FF d1 clock read Componentes necesarios: Inversores FF d0 clock Puertas AND Biestables con entrada de reset activa a nivel alto y reloj activo por flanco de subida reset 32

33 Modelo estructural ARCHITECTURE structural OF fsm_good IS COMPONENT inversor PORT (e:in STD_LOGIC; s: OUT STD_LOGIC); END COMPONENT; COMPONENT and_2 PORT (e1,e2:in STD_LOGIC; s: OUT STD_LOGIC); END COMPONENT; COMPONENT or_2 PORT (e1,e2:in STD_LOGIC; s: OUT STD_LOGIC); END COMPONENT; COMPONENT biestable_d PORT (clock, reset, d: IN STD_LOGIC; q: OUT STD_LOGIC); END COMPONENT; SIGNAL q1,nq1,q0,nq0,d1,d0, aux1: STD_LOGIC; BEGIN slow q0 q1 Nq0 Nq1 FF FF d1 clock d0 clock Aux1=write read inv_q1 : inversor PORT MAP (e => q1, s => Nq1); inv_q0 : inversor PORT MAP (e => q0, s => Nq0); and_write: and_2 PORT MAP (e1 => Nq1, e2 => q0, s => aux1); and_d1 : and_2 PORT MAP (e1 => slow, e2 => aux1, s => d1); and_read : and_2 PORT MAP (e1 => Nq1, e2 => Nq0, s => d0); ff_d1 : biestable_d PORT MAP (clock => clock, reset => reset, d => d1, q =>q1); ff_d0 : biestable_d PORT MAP (clock => clock, reset => reset, d => d0, q =>q0); read <= d0; write <= aux1; END structural; 33

34 inputs I(t) S(t) Comparación entre los modelos de Mealy y Moore O(t) = F 1 ( S(t), I(t)) S(t+1) = F 2 (I(t), S(t)) Salidas (combinacional) Estado futuro (Combinacional) Estado actual Registro (Secuencial) O(t) clock S(t+1) Las salidas y el estado futuro dependen de las mismas entradas, pueden agruparse en el mismo proceso I(t) inputs S(t) Estado futuro y salidas (Combinacional) Estado actual Registro (Secuencial) O(t) S(t+1) clock 34

35 3.3.2 Realización de un modelo de Mealy Ejemplo de un detector de la secuencia 010 0/0 1/0 0/0 1/0 0/1 ninguno uno dos tres 0/0 0/0 1/0 1/0 35

36 Universidad Politécnica de Madrid -- Se permite copia para fines de estudio Proyecto : Maquinas de estados finitos -- Diseño : Detector de secuencia Nombre del fichero : Detector010_mealy_B.vhd -- Autor : Profesores de Tecnologia -- Fecha : 30/5/ Versión : Resumen : Este fichero contiene la entidad y arquitectura de -- una una FSM que implementa un dectector de la -- secuencia 010 como una máquina de Mealy. Se han utilizado -- datos tipo bit. No tiene reset Modificaciones: Fecha Autor Versión Descripción del cambio ENTITY detector_secuencia_010 IS PORT ( clock : IN BIT; -- activo por flanco de subida entrada: IN BIT; salida : OUT BIT ); END detector_secuencia_010; 36

37 ARCHITECTURE comportamiento OF detector_secuencia_010 IS --Parte declarativa TYPE estado IS (ninguno, uno, dos, tres); SIGNAL estado_actual: estado := ninguno; SIGNAL estado_futuro: estado; --Comienzo de la arquitectura BEGIN --Proceso para generar el estado futuro y salida --combinacional: PROCESS (entrada, estado_actual) BEGIN CASE estado_actual IS WHEN ninguno => IF entrada = '0' THEN estado_futuro <= uno; salida <= '0'; ELSE estado_futuro <= ninguno; salida <= '0'; END IF; 1/0 WHEN uno => IF entrada = '1' THEN estado_futuro <= dos; salida <= '0'; ELSE estado_futuro <= uno; salida <= '0'; END IF; WHEN dos => IF entrada = '0' THEN estado_futuro <= tres; salida <= '1'; ELSE estado_futuro <= ninguno; salida <= '0'; END IF; WHEN tres => IF entrada = '1' THEN estado_futuro <= ninguno; salida <= '0'; ELSE estado_futuro <= uno; salida <= '0'; END IF; END CASE; END PROCESS combinacional; 0/0 0/0 1/0 0/1 ninguno uno dos tres 0/0 0/0 1/0 1/0 37

38 --Proceso para actualizar la memoria memoria: PROCESS (clock) BEGIN IF (clock = '1' AND clock'event) THEN estado_actual <= estado_futuro; ELSE estado_actual <= estado_actual; END IF; END PROCESS memoria; END comportamiento; 38

39 ENTITY test_detsec_010 IS END test_detsec_010; ARCHITECTURE test OF test_detsec_010 IS --Parte declarativa COMPONENT detector_secuencia_010 PORT ( clock : IN BIT; -- activo por flanco de subida entrada: IN BIT; salida : OUT BIT ); END COMPONENT; FOR U1: detector_secuencia_010 USE ENTITY WORK.detector_secuencia_010(comportamiento); CONSTANT ciclo: TIME := 10 ns; SIGNAL clock: BIT := '0'; SIGNAL entrada, salida: BIT; --Descripcion de la arquitectura BEGIN clock <= NOT clock AFTER ciclo/2; U1: detector_secuencia_010 PORT MAP(clock => clock, entrada => entrada, salida => salida); entrada <= '0' AFTER 0 ns, '1' AFTER 11 ns, '0' AFTER 19 ns, '1' AFTER 32 ns, '0' AFTER 46 ns, '1' AFTER 56 ns; END test; 39

40 Mealy: la salida cambia con la generación del estado futuro a los 19 ns 40

41 3.3.3 Realización de un modelos de Moore Ejemplo de un detector de la secuencia ninguno /0 0 uno /0 0 dos /0 Tres /

42 Universidad Politécnica de Madrid -- Se permite copia para fines de estudio Proyecto : Maquinas de estados finitos -- Diseño : Detector de secuencia Nombre del fichero : Detector010_moore_B.vhd -- Autor : Profesores Tecnología -- Fecha : 30/5/ Versión : Resumen : Este fichero contiene la entidad y arquitectura de una una FSM que implementa un dectector de la -- secuencia 010 como una máquina de Moore. Se han utilizado datos tipo bit. No tiene reset. Se ha -- realizado mediante tres procesos Modificaciones: Fecha Autor Versión Descripción del cambio ENTITY detector_secuencia_010 IS PORT ( clock : IN BIT; -- activo por flanco de subida entrada: IN BIT; salida : OUT BIT ); END detector_secuencia_010; 42

43 ARCHITECTURE comportamiento_moore OF detector_secuencia_010 IS --Parte declarativa TYPE estado IS (ninguno, uno, dos, tres); SIGNAL estado_actual: estado := ninguno; SIGNAL estado_futuro: estado; --Comienzo de la arquitectura BEGIN --Proceso para generar la salida resultado: PROCESS (estado_actual) BEGIN CASE estado_actual IS WHEN ninguno => salida <= '0'; WHEN uno => salida <= '0'; WHEN dos => salida <= '0'; WHEN tres => salida <= '1'; END CASE; END PROCESS resultado; 43

44 -- Proceso para generar el estado futuro futuro: PROCESS (entrada, estado_actual) BEGIN CASE estado_actual IS WHEN ninguno => WHEN uno => WHEN dos => WHEN tres => END CASE; END PROCESS futuro; IF entrada = '0' THEN estado_futuro <= uno; ELSE estado_futuro <= ninguno; END IF; IF entrada = '1' THEN estado_futuro <= dos; ELSE estado_futuro <= uno; END IF; IF entrada = '0' THEN estado_futuro <= tres; ELSE estado_futuro <= ninguno; END IF; IF entrada = '1' THEN estado_futuro <= ninguno; ELSE estado_futuro <= uno; END IF; 44

45 memoria: PROCESS (clock) BEGIN IF (clock = '1' AND clock'event) THEN estado_actual <= estado_futuro; ELSE estado_actual <= estado_actual; END IF; END PROCESS memoria; END comportamiento_moore; 45

46 Moore: La salida cambia con el estado actual a los 25 ns 46

47 Ejercicio para los alumnos: 1) Modificar el código anterior para utilizar datos STD_LOGIC. 2) Realizar el diseño del detector en estilo de flujo de datos. 3) Realizar el diseño del detector en estilo estructural. 4) Realizar el test de los diseños anteriores con el test de la transparecia 39. 5) Analizar los resultados de simulación. 47

48 RESUMEN: -Se han de utilizar datos de tipo enumerado para definir los estados de la máquina -Han de definirse dos señales para llevar el control del estado actual y el futuro -Si la máquina es de Moore se han de utilizar tres procesos -Si la máquina es de Mealy es suficiente con utilizar dos procesos -Si la maquina tiene reset síncrono no es necesario que reset aparezca en la lista de sensibilidad - Si el reset es asíncrono necesariamente ha de aparecer en la lista de sensiblidad 48