VHDL. Carlos Andrés Luna Vázquez. Lección 5. Sentencias concurrentes

Transcripción

1 VHDL Carlos Andrés Luna Vázquez Lección 5 Sentencias concurrentes

2 Índice Introducción Niveles de abstracción del modelado con HDL Estilos descriptivos del modelado con HDL Ventajas y limitaciones de los HDLs El lenguaje VHDL Objetos, tipos de datos y operadores Unidades básicas de diseño Modelos del hardware para simulación Bancos de pruebas Sentencias secuenciales Sentencias concurrentes Subprogramas Conceptos avanzados en VHDL Síntesis VHDL Lección 2.5 Sentencias concurrentes 2

3 VHDL SENTENCIAS CONCURRENTES La sentencia fundamental es el proceso, el resto de sentencias son formas particulares de procesos con una sintaxis más simple que éstos. Todas ellas se ejecutan en paralelo dentro del cuerpo de la arquitectura. Tipos de sentencias concurrentes: Sentencias de asignación de señales Asignación incondicional Asignación condicional Asignación con selección Sentencias de llamada concurrente a subprogramas Sentencias estructurales Las sentencias concurrentes de asignación de señales se ejecutan cuando cualquiera de las señales de la parte derecha de la sentencia sufre un evento. Como la sentencia process ya ha sido explicada en este punto se estudiará el resto. VHDL Lección 2.5 Sentencias concurrentes 3

4 ASIGNACIÓN INCONDICIONAL Equivale a la asignación secuencial a señal excepto que se encuentra en las arquitecturas (architecture) en lugar de encontrarse en procesos o subprogramas. Sintaxis: [etiqueta :] nombre_señal <= [transport] forma_onda; La asignación concurrente es sensible a las señales que se encuentran a la derecha de la asignación. architecture ejemplo of secuencial is process (b) a<=b; end process; end ejemplo; Asignación secuencial architecture ejemplo of concurrente is a<=b; end ejemplo; Asignación concurrente VHDL Lección 2.5 Sentencias concurrentes 4

5 ASIGNACIÓN CONDICIONAL Es la forma concurrente de expresar las asignaciones a señal utilizando la sentencia if. Sintaxis: [etiqueta :] nombre_señal <= [transport] {forma_onda when expresión_booleana else} forma_onda [when expresion_booleana]; El valor que se asigna a la señal es el de la primera condición que se evalúa como true. Las condiciones no tienen por qué ser mutuamente excluyentes. Ejemplo: modelado de un multiplexor 2 a 1 de 8 bits. entity Mux2a1 is port ( Sel : in bit; Entrada1, Entrada2 : in bit_vector (7 downto 0); Salida : out bit_vector (7 downto 0)); end Mux2a1; architecture ejemplo of Mux2a1 is process (Sel, Entrada1, Entrada2) if Sel= 0 then Salida <= Entrada1; else Salida <= Entrada2; end if; end process; end ejemplo; secuencial architecture ejemplo of Mux2a1 is Salida <= Entrada1 when Sel= 0 else Entrada2; end ejemplo; concurrente VHDL Lección 2.5 Sentencias concurrentes 5

6 SENTENCIAS CONCURRENTES ASIGNACIÓN CON SELECCIÓN Es la forma concurrente de expresar las asignaciones a señal utilizando la sentencia case. Sintaxis: [etiqueta :] with expresión select Nombre_señal <= [transport] {forma_onda when valor,} forma_onda when valor; La forma de onda que se asigna a la señal es la que se especifica en la opción correspondiente al valor que toma la expresión de selección. Ejemplo: Modelado de una ALU architecture ejemplo of ALU is architecture ejemplo of ALU is process (Op1, Op2, Operacion) with Operacion select Salida<= Op1 + Op2 when suma, case Operacion is Op1 Op2 when resta, when suma => Op1 and Op2 when and1, Salida <= Op1 + Op2; Op1 or Op2 when or1; when resta => end ejemplo; Salida <= Op1 Op2; when and1 => Salida <= Op1 and Op2; concurrente when or1 => Salida <= Op1 or Op2; end case; end process; secuencial end ejemplo; VHDL Lección 2.5 Sentencias concurrentes 6

7 ASSERT COMO SENTENCIA CONCURRENTE Semejante a la sentencia assert secuencial. Sintaxis: [etiqueta :] assert expresión_booleana [report expresión] [expresión_severidad]; Ejemplo: process (r, s) assert not (s= 1 and r= 1 ) report uso incorrecto del biestable RS ; end process; secuencial assert not (s= 1 and r= 1 ) report uso incorrecto del biestable RS ; concurrente VHDL Lección 2.5 Sentencias concurrentes 7

8 LLAMADA CONCURRENTE A SUBPROGRAMA La llamada a subprograma puede existir por si sola en una arquitectura y se ejecuta cada vez que se produce un evento en alguno de sus parámetros. Sintaxis: Llamada a un procedimiento (procedure) [etiqueta :] nombre_procedimiento [{parámetros,}] Llamada a una función (function) nombre_función [{parámetros}] VHDL Lección 2.5 Sentencias concurrentes 8

9 SENTENCIAS ESTRUCTURALES Sentencias concurrentes dedicadas a la descripción estructural del hardware. COMPONENTES: Para realizar una descripción estructural de un sistema hay que definir los componentes que lo forman (declaración) y las interconexiones entre ellos (instanciación). Sintaxis de la declaración de un componente: component nombre_componente [is] [generic (lista_generic);] [port (lista_puertos);] end component [nombre_componente]; Sintaxis de la instanciación de un componente: etiqueta_referencia: nombre_componente [generic map (lista_asociación);] [port map (lista_asociación);] Una vez declarado se pueden realizar tantas copias como se quiera. La instanciación de un componente es una sentencia concurrente que se dispara cuando se produce un evento en alguna de las señales conectadas a los puertos de entrada. VHDL Lección 2.5 Sentencias concurrentes 9

10 ASIGNACIÓN INCONDICIONAL Ejemplo: modelado de un sumador completo a partir de dos semisumadores. x y cin U1 SS b a SS c U3 cout sum U2 entity SumadorCompleto is port (x, y, cin : in bit; cout, sum : out bit); end SumadorCompleto; architecture Estructural of SumadorCompleto is component Semisumador port (i1, i2 : in bit; cout, sum : out bit); end component; Usando la palabra clave open se pueden dejar los puertos de salida desconectados component PuertaOr port (i1, i2 : in bit; o : out bit); end component; signal a, b, c : bit; U1 : Semisumador port map (x, y, a, b); --asociación posicional U2 : Semisumador port map (cout =>c, i1 =>b, -- asociación explícita i2 =>cin, sum =>sum); U3 : PuertaOr port map (a, c, cout); end Estructural; VHDL Lección 2.5 Sentencias concurrentes 10

11 Forma compacta de realizar descripciones que se basan en la repetición de la misma estructura. Sintaxis: SENTENCIAS CONCURRENTES SENTENCIA generate etiqueta_generate : {[ for especificación_for if condición]} generate {sentencias_concurrentes} end generate; Ejemplo: registro de N bits formado a partir de N biestables tipo D E(0) E(1) E(N-1) Reloj d DFF q d DFF q d DFF q S(0) S(1) S(N-1) entity Registro is generic (N : positive); port ( Reloj : in bit; Entrada : in bit_vector (0 to N-1); Salida : out bit_vector (0 to N-1)); end Registro; architecture Estructural of Registro is component DFF port (clk, d : in bit; q : out bit); end component; GeneraRegistro : for I in 0 to N-1 generate Reg : DFF port map (Reloj, Entrada (I), Salida (I)); end generate; end Estructural; VHDL Lección 2.5 Sentencias concurrentes 11

12 SENTENCIA generate Ejemplo: Registro de desplazamiento de N bits Reloj Sin x (0) x (1) d q d q x (N-2) x (N-1) d q DFF DFF DFF Sout entity RegistroDesplazamiento is generic (N : positive); port ( Reloj : in bit; Sin : in bit; Sout : out bit); end RegistroDesplazamiento; architecture Estructural of RegistroDesplazamiento is component DFF port (clk, d : in bit; q : out bit); end component; signal X :bit_vector (0 to N-2); GeneraRegistro : for I in 0 to N-1 generate U0 : if (I=0) generate DIzq : DFF port map (Reloj, Sin, x(i)); end generate; U1 : if ((I>0) and (I<N-1)) generate DCen : DFF port map (Reloj, x(i-1), x(i)); end generate; U2 : if (I=N-1) generate DDer : DFF port map (Reloj, x(i-1), Sout); end generate; end generate; end Estructural; VHDL Lección 2.5 Sentencias concurrentes 12

13 Permite relacionar una entidad y su arquitectura. Puede aparecer en dos entornos: En una arquitectura: especificación de la configuración En una unidad de diseño independiente: declaración de la configuración. Ejemplo del sumador completo: Especificación SENTENCIAS CONCURRENTES CONFIGURACIÓN DE UN DISEÑO architecture Estructural of SumadorCompleto is -- declaración de componentes y señales for all: Semisumador use entity work.semisumador(estructural); for U3: PuertaOr use entity work.puertaor (Estructural); U1 : Semisumador port map (x, y, a, b); U2 : Semisumador port map (cout =>c, i1 =>b, i2 =>cin, sum =>sum); U3 : PuertaOr port map (a, c, cout); end Estructural; Declaración configuration Ejemplo of SumadorCompleto is for Estructural for U1: Semisumador use entity work.semisumador(estructural);end for; for others : Semisumador use entity work.semisumador(funcional);end for; for all: PuertaOruse entity componentes.puertaor (Logica); end for; end Ejemplo; VHDL Lección 2.5 Sentencias concurrentes 13

14 Instanciación Directa Es la forma más simple de construir un sistema estructuralmente. Se requiere la especificación compilada del componente a instanciar. El nombre de la arquitectura es obligatorio cuando la entidad a instanciarse tiene asociadas más de una arquitectura. En otro caso, puede omitirse. b ctrl ctrl_n n2 n1 z a architecture estructural of Mux21 is signal ctrl_n, n1, n2 : bit; -- Instanciación directa U0: entity work.inv(algoritmico) port map (e=>ctrl, y =>ctrl_n); U1: entity work.and2(algoritmicoa) port map (e1=>a, e2 =>ctrl_n, y=>n1); U2: entity work.and2(algoritmicob) port map (b, ctrl, n2); U3: entity work.or2 port map (e1=>n1, y=> z, e2 =>n2); end estructural; VHDL Lección 2.5 Sentencias concurrentes 14

15 VHDL permite generalizar un modelo añadiendo parámetros llamados genéricos. SENTENCIAS CONCURRENTES GENÉRICOS La definición se realiza en la entidad usando la cláusula generic El usuario fija su valor pasándolo como parámetro cuando se instancia el componente mediante la cláusula generic map. Ejemplo: modelado de una puerta OR de N entradas con tres parámetros genéricos: tiempo de propagación intrínseco de la puerta, retardo debido a la carga y carga a la salida de la puerta entity ORN is generic (RetInt : time := 1 ns; RetCar : time := 0.2 ns; Carga : real := 0.25 ); port ( Entradas : in bit_vector; Salida : out bit); end ORN; architecture Funcional of ORN is process (Entradas) variable Resultado : bit := 0 ; for i in entradas range loop if Entradas(i)= 1 then Resultado := 1 ; exit; end if; end loop; Salida <= Resultado after (RetInt + (RetCar * Carga)); end process; end Funcional; VHDL Lección 2.5 Sentencias concurrentes 15

16 GENÉRICOS Instanciación de un modelo como componente: PuertaOr : ORN generic map (2 ns, 0.3 ns, 0.5) port map (VecEnt, Salida); Reglas básicas de uso de generic map: PuertaOr : ORN generic map (RetInt =>2 ns, RetCar =>0.3 ns, Carga =>0.5) port map (VecEnt, Salida); Los valores asignados a cada genérico deben ser constantes o expresiones Puede usarse asociación posicional o por nombre Si el genérico tiene un valor predefinido se puede omitir el valor a asignar Se puede utilizar el valor por defecto si se asigna la palabra reservada open Componentes equivalentes: PuertaOr : ORN port map (VecEnt, Salida); PuertaOr : ORN generic map (1 ns, 0.2 ns, 0.25) port map (VecEnt, Salida); PuertaOr : ORN generic map (open, open, open) port map (VecEnt, Salida); VHDL Lección 2.5 Sentencias concurrentes 16