Electrónica Digital. Actividad Dirigida. Implementación de un Cronómetro Digital

Transcripción

1 Electrónica Digital Actividad Dirigida Implementación de un Cronómetro Digital Trabajo a realizar La actividad consiste en la implementación de un cronómetro digital con capacidad de cuenta de minutos y segundos. La visualización de los minutos y segundos se realizará sobre cuatro displays de 7 segmentos. Fig. 1. Sistema a implementar. El sistema a diseñar, descrito en la Fig.1, dispone de una señal de reloj de 50 MHz (CLK_50MHz), un pulsador para inicializar la cuenta del tiempo transcurrido (Reset), y otro pulsador para iniciar o detener la cuenta (Inicio_Paro). Las salidas del sistema corresponden con el bus de datos que va a los cuatro displays de 7 segmentos (display) y las señales de selección de cada uno de los displays (AN0, AN1, AN2 y AN3) que nos permitirán hacer la multiplexación en tiempo y así poder utilizar los 4 displays de forma simultánea. Para el diseño del cronómetro digital se propone el esquema de bloques descrito en la Fig. 2.

2 Fig. 2. Esquema de bloques propuesto. 1. Diseño de la etapa de visualización. (1 pto) El módulo de visualización descripto en la Fig. 3, se ha de encargar de mostrar los datos correspondientes a la cuenta del cronómetro (unidades de segundo, decenas de segundo, etc), sobre los cuatro displays. Visualización Unidades_segundo Decenas_segundo Unidades_minuto Decenas_minuto Mux_ 4a4 D0 D1 D2 Y D3 BCD_7seg entrada display 8 bits display S1 S0 Dec_2a4 P0 P1 E0 E1 Y0 Y1 Y2 Y3 AN0 AN1 AN2 AN3 Fig. 3. Esquema de la etapa de visualización. 1.1 Diseño del bloque BCD_7seg. El bloque BCD_7seg corresponde con un circuito combinacional de decodificación. La entrada codifica en binario con el valor a visualizar en uno de los cuatro displays, dicho valor estará comprendido entre 0 y 9. La salida corresponde con los 7 segmentos del display más el punto. Ambas señales son del tipo std _logic_vector, en el caso de la señal de salida, el elemento de menor peso corresponde con el punto del display "dp" y el de mayor peso al segmento "a".

3 1.2 Diseño del bloque Mux_4a4. El bloque Mux_4a4 corresponde con un multiplexor de cuatro entradas de cuatro bits. Este bloque nos permitirá seleccionar uno de los datos a visualizar en los cuatro displays (unidades de segundo, decenas de segundo, etc) en función de las señales P0 y P Diseño del bloque Dec_2a4. El bloque Dec_2a4 corresponde con un decodificador 2 a 4 con las salidas negadas. Dicho bloque ha de generar el valor de las señales de salida ANO, AN1, AN2 y AN3 para habilitar el display en el que se tiene que visualizar el dato presente en la salida del bloque BCD_7seg, en función de las señales P0 y P1. En la Tabla I se describe el funcionamiento de dicho bloque. E1 E0 Y0 Y1 Y2 Y Tabla I. Tabla de la verdad del bloque Dec 2a4 2. Diseño de la etapa de selección de datos y de los contadores. (2 ptos) Para realizar la multiplexación de los datos a mostrar en los cuatro displays (unidades de segundo, decenas de segundo, etc) se empleará un contador binario de 2 bits (Fig. 4) para generar las señales P0 y P1 que gestionan la visualización de los cuatro displays. A demás de la gestión de la etapa de visualización, es necesario diseñar los contadores que se encargarán de realizar la cuenta de los segundos y minutos transcurridos. Tal y como se muestra en el esquema de la Fig. 5, se utilizarán dos contadores módulo 60 para llevar la cuenta de los segundos y minutos transcurridos.

4 Selector de los datos a visualizar Enable_1kHz CLK_10MHz Contador_2bits CE QO Q1 CLK Reset PO P1 Reset Fig. 4. Esquema de la etapa de selección de datos. Fig. 5. Esquema de la etapa de contadores. 2.1 Contador binario de 2 bits. Este bloque consiste en un contador binario de dos bits con una entrada de habilitación (CE) para permitir realizar la cuenta cada vez que transcurra un 1 ms. Por este motivo, a demás de la señal de reloj (CLK_10MHz) es necesario la utilización de la señal Enable_1kHz. Las salidas Q0 y Q1 corresponden con las señales P0 y P1 que nos permiten gestionar la multiplexación de los datos a visualizar sobre los cuatro displays. 2.2 Contador Módulo 60. El contador de módulo 60 se diseñará a partir de dos contadores de módulo 6 y módulo 10. Estos contadores nos permitirán gestionar la cuenta de los segundos y minutos transcurridos. La implementación de los contadores de módulo 6 y módulo 10 se realizará utilizando un contador de módulo arbitrario. Para poder describir un contador de módulo arbitrario, en la descripción del componente se añadirá un atributo adicional ( max ) que nos permitirá especificar el valor máximo de cuenta y

5 así poder modificar su módulo. Este atributo se añadirá a la hora de crear el componente mediante la sintaxis GENERIC, tal y como se describe en la Fig. 6. COMPONENT Contador Generic (max:integer); Port (CLK: in std_logic; Reset: in std_logic; CE: in std_logic; Tc: out std_logic; CNT: out std_logic_vector (3 downto 0)); END COMPONENT; Fig. 6. Declaración del contador con el atributo max. Una vez declarado el componente Contador, además de asociar las señales de entrada y de salida, definiendo las interconexiones necesarias para la implementación del contador de módulo 60, es necesario especificar el valor del atributo ( max ) y así acabar de especificar el máximo valor de cuenta de cada uno de los contadores. Para ello hay que seguir la sintaxis que se muestra en la Fig. 7, donde se puede observar la instanciación correspondiente al contador que nos proporciona las unidades de segundo. nombre_del_bloque :Contador generic map (max=>9)--módulo 10 port map (CLK=>..., Reset=>..., CE=>..., Tc=>... CNT=>...); Fig. 7. Especificación del atributo max. 3. Diseño de la etapa de generación de las señales de Enable. (2 ptos) El diseño del cronometro necesita una señal de frecuencia 1Hz para poder contar unidades de segundos, y otra señal de 1 khz para gestionar la multiplexación de los datos a visualizar sobre los displays de 7 segmentos. Fig. 8. Esquema de la etapa de generación de las señales de Enable.

6 3.1 Unidad de Control. Este bloque consiste en una máquina de estados finitos que gestiona el inicio y paro del cronómetro, actuando sobre la señal de habilitación del Divisor de frecuencia. En la Fig. 9 se muestra el diagrama de estados correspondiente a la Unidad de Control. Inicio_Paro= 1' Inicio_Paro= 0' Inicio_Paro= 1' Paro2 EO= 0' Inicio_Paro= 0' Inicio_Paro= 0' Reset Paro1 EO= 0' Marcha1 EO= 1' Inicio_Paro= 0' Inicio_Paro= 1' Marcha2 EO= 0' Inicio_Paro= 1' Fig. 9. Diagrama de estados de la Unidad de Control. 3.2 Div_freq. Este bloque consiste en un divisor de frecuencia para la generación de las señales de habilitación de 1Hz y 1 khz. En la Fig. 10 se muestra el diagrama de estados de un divisor de frecuencia genérico. Nota: EN-1 corresponde al estado N-1, donde N es el valor por el cual se quiere dividir la frecuencia de entrada. Fig. 10. Diagrama de estados de un divisor de frecuencia genérico

7 4. Implementación del sistema. (1 pto) En este apartado se pretende implementar el diseño del cronómetro digital sobre la placa de evaluación de Digilent, que incorpora la FPGA XC3S200 de la serie Spartan 3 del fabricante Xilinx. Una vez descrito el comportamiento en lenguaje VHDL de los bloques que consta el diseño, se procederá a la descripción del sistema a implementar utilizando una descripción estructural. Como restricciones del sistema habrá que tener en cuenta la asignación de pines de la Tabla II. SEÑAL PIN Inici_Paro M13 Reset L14 CLK_50MHz T9 display(0) P16 display(1) N16 display(2) F13 display(3) R16 display(4) P15 display(5) N15 display(6) G13 display(7) E14 AN3 E13 AN2 F14 AN1 G14 AN0 D14 Tabla II. Asignación de pines.

8 5. Ampliación del sistema. (4 ptos) La ampliación del diseño consiste en añadir la opción poder seleccionar entre la utilización del cronometro o de un temporizador. En el caso de que el sistema actué como un temporizador, se deberá de poder establecer el tiempo a temporizar. Una vez transcurra el tiempo establecido, se procederá a hacer parpadear un led de la placa de evaluación con una frecuencia de 1 Hz.