Departamento de Sistemas e Informática. Digital II - ECA VHDL. Very High speed integrated circuit Hardware Description Language.

Transcripción

1 Departamento de Sistemas e Informática Digital II - ECA VHDL Very High speed integrated circuit Hardware Description Language Rosa Corti 2015

2 Contenido Lógica programable - Dispositivos FPGA Lenguaje VHDL: Evolución y características Unidades de diseño: Entidad y Arquitectura Objetos VHDL: señales Tipos de datos Bibliotecas usuales Descripción de circuitos combinacionales Sentencias de asignación concurrente Ejemplos Descripción de circuitos secuenciales El bloque Process Representación de la señal de reloj Sentencias algorítmicas Ejemplos Resolución de señales

3 Evolución de metodologías y dispositivos La electrónica digital ha incrementado sus áreas de aplicación y la complejidad de los sistemas que se pueden implementar Niveles de integración Metodologías de diseño Ambientes de diseño EDA 3

4 Dispositivos de lógica programable. Primera generación PLA PLA (Programmable Logic Array) PAL (Programmable Array Logic) GAL (Generic Array Logic) Segunda generación CPLD (Complex Programmable Logic Device ) Tercera generación FPGA (Field Programmable Gate Array) DIGITAL II 4

5 Qué es una FPGA? Dispositivo semiconductor basado en una matriz de bloques lógicos configurables, cuya interconexión es programable. El usuario puede reconfigurarla, para cumplir con requerimientos específicos. Dispositivo semiconductor cuya funcionalidad y características se pueden definir luego de fabricado e instalado, reconfigurando el hardware en el circuito integrado. 5

6 Esquema general de la arquitectura Paralelismo Flexibilidad 6

7 FPGA: Cómo cambiar la lógica? LUT s PLD convencionales FPGA 7

8 Función lógica representada en el CLB 8

9 Elementos básicos de la FPGA Multiplexor Registro (FF) LUT (Look Up Table) Celdas o bloques lógicos (CLB) Distintos usos: Representar funciones lógicas Memoria distribuida en el chip Registros de 16 posiciones 9

10 Configuración de una FPGA: BITSTREAM Los bits permanecen en el dispositivo que se configura Un bit de configuración controla un switch de conexión o un bit de lógica 10

11 Programación de un dispositivo µp FPGA Se cambian las instrucciones Se cambian las conexiones y las funciones lógicas Cambia el Software Cambia el Hardware 11

12 FPGA: Aspectos importantes Prototipado rápido y simple Flexibilidad Desarrollo tolerante a fallas Mantenimiento y actualización de los diseños Reducción del tiempo de puesta en el mercado de los productos Mantenimiento a largo plazo de las aplicaciones Velocidad Arquitectura paralela Alta capacidad de procesamiento Implementación de SoC 12

13 Dominios de aplicación El procesamiento digital de señales (DSP) es su principal aplicación Fuente: Genera (2008) Sistemas de visión artificial Sistemas de imágenes médicas Codificación y encriptación Reconocimiento de voz Radioastronomía Aeronáutica y defensa 13

14 Fabricantes y participación en el mercado Volumen del mercado global FPGA: US$5.4 billion en 2013, US$9.9 billion en 2020 (TABB Group - abril 2015) Fuente: High Tech Marketing (2011)

15 1 Precios de dispositivos 05/06/

16 Diseño digital CI de gran nivel de integración Nuevas metodologías para manejar la complejidad creciente de los diseños Un lenguaje permite la edición más rápida y sencilla Una descripción con esquemas resulta más fácil de entender 16

17 Nivel RT: Ingreso del diseño (Digital II) Descripción por esquemas Descripción VHDL Descripción mixta 17

18 Lenguajes de descripción de HW Lenguajes de Descripción de Hardware (HDL) Permiten descripciones de alto nivel La edición es rápida y sencilla Soportados por herramientas EDA Las herramientas EDA permiten integrar distintos estilos de diseño 18

19 VHDL: Antecedentes históricos Necesidad de estandarizar los diseños DoD +IEEE Patrocinan el desarrollo en los 80 s Es estándar de IEEE en 1987 VHDL-87 El estándar se amplía en 1993 VHDL-93 Se realizaron modificaciones al estándar en 2001 y 2008 Existen otros HDL populares como ABEL y VERILOG 19

20 VHDL: Evolución Se inicia como un leguaje de modelado y especificación. Ligado a actividades de Documentación Simulación Luego se incorporan herramientas de síntesis capaces de manejar este tipo de descripciones Ambientes integrados de diseño 20

21 Flujo de diseño VHDL orientado a FPGA Análisis Código Síntesis Simulación funcional Mapeo, rutas y ubicación Simulación post PAR Bitstream 21

22 VHDL Construcciones básicas

23 VHDL: Características Independencia tecnológica Portabilidad Lenguaje de alto nivel Organización del diseño Reutilización de diseños Control de flujo Se está describiendo HW!! Uso de componentes Situaciones físicas en un circuito Comportamiento paralelo Es un diseño y no un programa 23

24 VHDL: Unidades de diseño básicas Componentes Entidad Dispositivo VHDL Arquitectura Declaración de I/O Descripción comportamental Caja negra Caja blanca 24

25 Descripción de un dispositivo VHDL Diseño VHDL Entidad Archivo de texto library IEEE; use IEEE.std_logic_1164.all; entity Puerta is port (A, B:in std_logic_vector (3 downto 0); C: out std_logic_vector (3 downto 0) ); end Puerta; architecture Behavioral of Puerta is begin C <= A and B; end Behavioral; Arquitectura AND 25

26 Bibliotecas y unidades de diseño Modelo VHDL Bibliotecas VHDL Compuesto por unidades de diseño Colecciones de unidades de diseño Secciones mínimas de código compilables en forma independiente Organizan el código Promueven el reuso 26

27 Unidades de diseño VHDL Entidad Arquitectura Componentes Configuración Declaración Cuerpo Paquetes Se almacenan en bibliotecas (lenguaje y usuario) Tienen relación jerárquica entre ellas Tipos de datos Constantes Componentes Subprogramas.. 27

28 Unidades de diseño: Entidad library IEEE; use IEEE.std_logic_1164.all; Declaración de bibliotecas Visibilidad de paquetes entity Puerta is port ( A, B:in std_logic_vector (3 downto 0); C: out std_logic_vector (3 downto 0) ); end Puerta; Declaración de puertos INTERFAZ Da nombre al módulo y define su conexión con el exterior 28

29 Puertos de la entidad port (nombre_señal : modo tipo_señal) ; Modo Define cómo se lo utiliza in: Entrada, se lee. No se le puede asignar valor. out: Salida, se le asigna valor. No se puede leer. inout: Entrada / Salida. CUIDADO!! buffer: Salida / Puede ser usado en el sistema (leído). Tipo Define los valores y operaciones legales Los puertos de una entidad son señales 29

30 Objetos VHDL: señales a b c nc x s nd d SEÑALES Modelan hilos de un circuito 30

31 Objetos VHDL Un objeto en VHDL es un elemento que contiene información de un tipo específico de datos. Señales Constantes Variables VHDL es un lenguaje fuertemente tipado. 31

32 VHDL: Tipos de datos Un tipo de datos define los valores legales y los operadores aplicables para los objetos de ese tipo. Tipos de datos escalares Tipos de datos compuestos No hay tipos propios del lenguaje, existen tipos predefinidos Sus valores constituyen una unidad indivisible Sus valores pueden dividirse en unidades atómicas más pequeñas Bibliotecas del sistema Se pueden definir tipos de datos en forma sencilla 32

33 VHDL: Tipos de datos Tipos de datos predefinidos Biblioteca Standard (STD) Escalares BIT BOOLEAN INTEGER REAL Orientados a síntesis Compuestos Bit_vector (n-1 downto 0) Es un arreglo de n bits Modela buses 33

34 Datos predefinidos: Ejemplos Signal valor: integer range 0 to 255; valor <= 128; Declaración Asignación Signal Bus1, Bus2: Bit_vector (7 downto 0); Bus1 <= ; Bus2 <= 11 & Bus1(6 downto 1); Declaración Asignación Operador concatenación 34

35 Datos definidos por el usuaro: Ejemplos Escalar enumerado Type desplazamiento is (arriba, abajo, izquierda, derecha); Signal puntero: desplazamiento; Puntero <= arriba; Compuesto Type memoria is array ( 0 to 63) of std_logic_vector(15 downto 0); Signal MiMem: memoria; Mimem (15) <= (others => 1 ); Mimen (7) <= ; 35

36 VHDL: Tipos de datos Para representar situaciones reales en los circuitos, la IEEE definió dos tipos de datos multivaluados orientados a síntesis Std_logic Std_logic_vector (n-1 downto 0) Modela líneas (escalar) Modela buses (enumerado) Los valores posibles en síntesis para un objeto de estos tipos son: 0 valor bajo 1 valor alto Z alta impedancia Biblioteca: IEEE Paquete: std_logic_

37 VHDL: Descripción de un circuito library IEEE; use IEEE.std_logic_1164.all; entity circuito is port ( a, b, c, d: in std_logic; s: out std_logic ); end; architecture arch_flu of circuito is signal nc, nd, x: std_logic; begin nc <= not c; nd <= not d; x <= b and nc and nd ; s <= a or x; end arch_flu; a b c d Interface del componente nc nd Cada sentencia VHDL describe un bloque HW x s 37

38 Unidades de diseño: Arquitectura architecture arch_flu of Circuito is signal nc, nd, x: std_logic; begin nc <= not c; nd <= not d; x <= b and nc and nd ; s <= a or x; end arch_flu; Se ligan arquitectura y entidad Declaración objetos utilizados Descripción de la funcionalidad del módulo a b Descripción de flujo de datos c nc x s Descripción algorítmica Descripción estructural d nd 38

39 VHDL Descripción de circuitos combinacionales

40 Descripción en flujo de datos: Sentencias Asignación concurrente de señal Salida <= (a or b) and c; Asignación condicional: WHEN ELSE Salida <= a when cond = 011 else b when cond < 010 else c; Prioridad explícita entre las opciones Se pueden usar varias expresiones booleanas distintas La última opción de la sentencia es sin condición 40

41 Descripción en flujo de datos: Sentencias Asignación con selección: WITH SELECT WHEN with sel select salida <= a when 00, b when 01, c when 11, d when others; Las opciones no tienen una prioridad explícita entre ellas La expresión de selección es única y todos sus valores deben estar listados en las cláusulas mutuamente excluyentes Multiplexores 41

42 Descripción de Codificadores Lógica negativa library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity Cod_7seg is port ( HEX : in std_logic_vector( 3 downto 0); LED:out in std_logic_vector( 6 downto 0)); end; architecture Behavioral of Cod_7seg is begin with HEX select LED <= " " when "0001", --1 " " when "0010", --2 " " when "0011", --3 " " when"0100", --4 " " when "0101", --5 " " when "0110", --6 " " when "0111", --7 " " when "1000", --8 " " when "1001", --9 " " when "1010", --A " " when "1011", --b " " when "1100", --C end; " " when "1101", --d " " when "1110", --E " " when "1111", --F " " when others;

43 Descripción de una memoria ROM architecture behavioral of MROM is type mem is array ( 0 to 15) of std_logic_vector(7 downto 0); signal mi_rom : mem; begin mi_rom <= ( 0 => " ", 1 => " ", 2 => " ", 3 => " ", 4 => " ", 5 => " ", 6 => " ", 7 => " ", others => " "); library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity MROM is port ( dir : in std_logic_vector(3 downto 0); datos : out std_logic_vector(7 downto 0) ); end MROM; Tipo de datos del usuario datos <= Mi_rom (CONV_INTEGER(dir)); end behavioral; Esquemático RTL 43

44 VHDL: Operadores usados en Digital II Lógicos Relacionales Existe una gran cantidad de operadores definidos para distintos tipos de datos Aritméticos Concatenación Sólo un subconjunto está orientado a síntesis 44

45 VHDL: Operadores usados en Digital II Lógicos and, or, nor, xor, not Definidos para: bit, bit_vector, std_logic, std_logic_vector, boolean Los operandos deben ser del mismo tipo y tener la misma cantidad de bits signal A, B, C, D: std_logic_vector (7 downto 0); A <= ; Ejemplos B <= ; C <= A or B; ( ) D <= A and B; ( ) 45

46 VHDL: Operadores usados en Digital II Relacionales = (igual) /= (distinto) < (menor) <= (menor o igual) > (mayor) >= (mayor o igual) Definidos para: bit, bit_vector, std_logic, std_logic_vector, boolean, integer Los operandos deben ser del mismo tipo y pueden tener distinta cantidad de bits Las comparación de dos vectores, se realiza bit a bit alineando ambas tiras de dígitos a partir del MSB de cada una. Cuidado!!! 46

47 VHDL: Operadores relacionales Comparación de vectores de distinta cantidad de bits signal A : std_logic_vector (7 downto 0); signal B : std_logic_vector (3 downto 0); A <= ; B <= 0110 A > B? NO!! 47

48 VHDL: Operadores relacionales Comparación de vectores Cómo se interpreta la tira de dígitos de std_logic_vector? signal A : std_logic_vector (3 downto 0); A <= 1010 ; A es igual a 10 o a -6? 48

49 Interpretación de std_logic_vector La interpretación que se da a los datos std_logic_vector depende de los paquetes que se incluyan en el diseño Desarrollados por Synopsis. Se distribuyen como parte de la biblioteca IEEE. STD_LOGIC_ARITH STD_LOGIC_UNSIGNED STD_LOGIC_SIGNED Los incorporan muchos de los ambientes de diseño Se instalaron como un estándar de facto 49

50 Interpretación de std_logic_vector library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.STD_LOGIC_SIGNED.all; STD_LOGIC_VECTOR se interpreta como entero en C2 use IEEE.STD_LOGIC_UNSIGNED.all; STD_LOGIC_VECTOR se interpreta como entero sin signo 50

51 Interpretación de std_logic_vector Paquete NUMERIC_STD (IEEE): Define los tipos signed y unsigned y operaciones aritméticas. Define funciones de conversión entre signed, unsigned, integer y std_logic_vector. Se opera con datos signed o unsigned y luego se usa un cast para convertirlos a std_logic_vector. Para darle visibilidad: library IEEE; use IEEE.NUMERIC_STD.all; 51 Se recomienda incorporarlo para desarrollos futuros

52 VHDL: Operadores de comparación Ejemplo de comparación de vectores signal A :std_logic_vector (3 downto 0); signal B :std_logic_vector (3 downto 0); signal COMP: boolean; A <= 0110 ; B <= 1000 ; COMP <= A > B; COMP verdadero si se incluyó el paquete SIGNED COMP será falso si se incluyó el paquete UNSIGNED 52

53 VHDL: Comparador sin signo library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity compara is port ( a : in std_logic_vector(3 downto 0); b : in std_logic_vector(3 downto 0); mayor: out std_logic); end compara; architecture Behavioral of compara is begin mayor <= '1' when a > b else '0'; end Behavioral; 53

54 VHDL: Comparador sin signo Circuito RTL inferido por el ambiente Simulación del modelo 54

55 VHDL: Comparador en C2 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_SIGNED.ALL; entity comparasig is port ( a : in std_logic_vector(3 downto 0); b : in std_logic_vector(3 downto 0); mayor: out std_logic); end comparasig; architecture Behavioral of comparasig is begin mayor <= '1' when a > b else '0'; end Behavioral; 55

56 VHDL: Comparador en C2 Simulación del modelo Circuito RTL inferido por el ambiente 56

57 VHDL: Operadores usados en Digital II Aritméticos + (suma) - (resta) Definidos para datos enteros (integer) Se pueden utilizar con vectores std_logic_vector Se debe incluir el paquete correspondiente (SIGNED o UNSIGNED) 57

58 VHDL: Operadores usados en Digital II Concatenación (&) Permite definir vectores a partir de líneas u otros vectores signal A :std_logic_vector (3 downto 0); signal B :std_logic_vector (3 downto 0); signal C: std_logic_vector (5 downto 0); A <= 0110 ; B <= 1000 ; C <= A(3 downto 1) & B(2 downto 0); C será

59 VHDL: Sumador / Restador en C2 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_SIGNED.ALL; entity SuRes is port ( a : in std_logic_vector(3 downto 0); b : in std_logic_vector(3 downto 0); sub : in std_logic; s : out std_logic_vector(4 downto 0)); end; architecture Behavioral of SuRes is begin s <= (a(3) & a) + b when sub = '0' else (a(3) & a) - b; end; Se incluye el paquete SIGNED Se previene OF definiendo la salida con un bit más Se completa formato con bit de signo 59

60 VHDL: Sumador / Restador en C2 60

61 VHDL: Sumador / Restador en C2 Simulación del modelo Al trabajar con un bit más en la salida, se previene el sobreflujo 61

62 VHDL: Sumadores/Restadores De acuerdo con la representación de datos adoptada Incluir el paquete que corresponde Completar formato en forma adecuada Si el tamaño de bus está acotado y se requiere detectar OF Se debe agregar en la descripción del sumador 62

63 VHDL Descripción de circuitos secuenciales sincrónicos

64 Circuitos secuenciales sincrónicos Las salidas dependen del estado interno del sistema y, dependiendo del modelo, de las entradas. MOORE Interviene la señal de reloj 64

65 Descripción de un elemento de memoria library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity FF is port ( entrada: in std_logic; clk:in std_logic; salida: out std_logic); end; architecture Behavioral of FF is begin process (clk) begin if clk'event and clk = '1' then salida <= entrada ; end if; end process ; end; Lista de sensibilidad Descripción del flanco activo de reloj 65

66 Procesos y bloques secuenciales sincrónicos Lista de sensibilidad Activación del bloque PROCESS process (clk) begin if clk'event and clk = '1 then ; end if; end process ; Descripción del flanco activo de reloj En simulación, cada vez que cambia alguna de las señales se ejecuta el bloque SIMULADOR: El bloque es una sentencia concurrente Las sentencias internas se ejecutan secuencialmente 66

67 Circuitos secuenciales sincrónicos Se describen circuitos temporizados Es necesario reconocer un flanco activo de reloj. clk event and clk = 1 (rising_edge(clk)) Atributo event de la señal de reloj Función que recibe el reloj como argumento Expresiones reconocidas por XST para describir un flanco ascendente de reloj 67

68 El bloque process Es una construcción de un mayor de abstracción Su uso está ligado a un tipo de descripción ALGORITMICA Permite otros elementos sintácticos Condicionales Selección Bucles Están ligados a una descripción de más alto nivel 68

69 Simulación de un FFD El simulador adecúa las ondas, respetando el sincronismo 69

70 El bloque process: Elementos sintácticos Sentencia condicional IF...THEN...ELSE if condición then sentencias elsif condición then sentencias else sentencias end if ; Esta estructura puede anidarse Modela una selección jerárquica. elsif y else son optativas. Si no se contemplan todas las posibilidades, se infiere almacenamiento. Indicada para describir las señales de control de bloques secuenciales sincrónicos 70

71 Procesos y circuitos combinacionales Sentencia condicional IF...THEN...ELSE process ( a, b, c ) begin if a > b then p <= b; elsif a > c then p <= c; elsif (a = c and c = b) then p <= a; else p <= 0 ; end if ; end process ; p < = b when a > b else c when a > c else a when (a = c and c = b) else 0 ; Con asignación concurrente La lista sensible debe incluir todas las señales cuyo cambio es importante. 71

72 El bloque process: Elementos sintácticos Sentencia de selección CASE case expresión is when caso1 = > instrucciones when caso2 = > instrucciones when others = > instrucciones end case ; a b case sel is when 10 = > s <= a; when 00 = > s <= b; when 01 => s <= c; when others = > s <= d; end case ; c d MUX Sel (1:0) s La expresión de selección debe ser discreta. No puede haber casos duplicados. Se deben cubrir todas las opciones de selección. 72

73 Procesos y circuitos combinacionales Sentencia de selección CASE case sel is when 10 = > s <= a; when 00 = > s <= b; when 01 => s <= c; when others = > s <= d; end case ; a b c d with sel select s <= a when 10, b when 00, c when 01, d when others; MUX Sel (1:0) Con asignación concurrente s La expresión de selección debe ser discreta. No puede haber casos duplicados. Se deben cubrir todas las opciones de selección. 73

74 Modelado y simulación de la concurrencia Se modela HARDWARE usando SOFTWARE Concurrente Secuencial C F Las puertas deben funcionar al mismo tiempo!! B A E No se puede modelar y simular en un lenguaje convencional 74

75 VHDL: Simulación de la concurrencia library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity SimCon is port ( a,b,c : in std_logic; e,f : out std_logic); end ; architecture Behavioral of SimCon is begin e<= a and b; f<= b or c; end ; Cada vez que se presenta un evento Las señales se actualizan luego de que el simulador procesa una sentencia concurrente.

76 Procesos y simulación: Lista de sensibilidad Qué se debe incluir en la lista de sensibilidad? Todas las señales cuyo cambio es importante!! Circuito combinacional process (a,b,sel) Circuito secuencial sincrónico process (clk, reset) Todas las señales que definen valores El reloj si todas las señales de control son sincrónicas El reset asincrónico si existe 76

77 Descripción de un registro de desplazamiento library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; --Registro con reset sincrónico, carga paralela y --desplazamiento a la izquierda, prioridades en ese orden. entity regis is port ( din: in STD_LOGIC_VECTOR (3 downto 0); clk: in STD_LOGIC; r, l, shl: in STD_LOGIC; sli: in STD_LOGIC; dout: out std_logic_vector (3 downto 0) ); end regis; 77

78 Registro de desplazamiento: Continuación architecture register_arch of regis is begin Todas las señales de control son sincrónicas process (clk) variable bout : std_logic_vector (3 downto 0); Local al proceso begin if ( clk'event and clk = '1') then if r = 1 then bout := (others => 0 ); elsif l = 1 then bout := din; elsif shl ='1' then bout := bout (2 downto 0) & sli; end if; end if; dout <= bout; end process; end register_arch; Flanco ascendente del reloj. Operador de concatenación 78

79 El bloque process y las variables No tienen significado físico Deben ser declaradas dentro del proceso y son locales a él. Su asignación es inmediata pero secuencial, al estar en distintas sentencias en el proceso. Deben tener un valor asignado antes de utilizarlas. El orden de las sentencias es importante a := b or c; d := e and a;

80 Variables vs. Señales Señales Variables Sintaxis destino<= fuente destino:= fuente Utilidad Visibilidad Modelan nodos físicos del circuito Global (comunicación entre procesos) Representan almacenamiento local Local (dentro del proceso) Comportamiento Se actualizan al avanzar el tiempo (suspensión proceso) Se actualizan inmediatamente

81 Registro de desplazamiento: Continuación 81

82 Descripción de un contador binario library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; -- Contador de 8 bits con reset asincrónico carga paralela y -- habilitación de cuenta, con prioridades en ese orden. -- La salida tc indica cuenta máxima. entity contador is port ( din: in STD_LOGIC_VECTOR (7 downto 0); clk: in STD_LOGIC; r, l, en: in STD_LOGIC; tc: out STD_LOGIC; cuenta: out std_logic_vector (7 downto 0) ); end contador; 82

83 Contador binario: Continuación architecture contador_arch of contador is signal bout : std_logic_vector (7 downto 0); begin process (clk, r) begin if r = 1' then bout <= (others => '0'); elsif ( clk'event and clk = '1') then if l = '1' then bout <= din; elsif en = '1' then bout <= bout +1; end if; end if; end process; cuenta <= bout; tc <= '1' when bout = else '0'; end contador_arch; El reset es asincrónico En la misma arquitectura coexisten distintos estilos de descripción 83

84 Contador binario: Continuación Contador con carga paralela, reset asincrónico y habilitación de cuenta Esquemático inferido por el ambiente 84

85 Circuito ejemplo: Interfaz El subproceso View schematic RTL muestra la interfaz del módulo y los componentes que el sintetizador infiere a partir de la descripción VHDL Módulo1 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_SIGNED.ALL; entity modulo1 is Port ( a : in STD_LOGIC_VECTOR (3 downto 0); clk : in STD_LOGIC; r : in STD_LOGIC; v: out STD_LOGIC; s : out STD_LOGIC_VECTOR (4 downto 0)); end modulo1; 85

86 Circuito ejemplo: funcionamiento Señales internas Registro con reset asincrónico Contador con reset asincrónico Descripción de las salidas architecture Behavioral of modulo1 is signal cuenta:std_logic_vector (1 downto 0); signal registro: STD_LOGIC_VECTOR (3 downto 0);; begin process (clk,r) begin if r = '1' then registro <= (others => '0'); elsif clk'event and clk = '1' then registro <= a; end if; end process; process (clk,r) begin if r = '1' then cuenta <= (others => '0'); elsif clk'event and clk = '1' then cuenta <= cuenta + 1; end if; end process; s <= a(3) & a + registro when cuenta = "11 else (others => '0'); v <= '0' when cuenta = "11" else '1'; end Behavioral; 86

87 Circuito ejemplo: RTL inferido en ISE 87

88 Ejemplo: Simulación comportamental Los estímulos cambian en el flanco descendente del reloj Los estímulos cambian en el flanco ascendente del reloj 88

89 VHDL Resolución de señales. Descripción de líneas y buses compartidos

90 VHDL: Resolución de señales 90

91 VHDL: Resolución de señales No se puede asignar valor a una señal en dos sentencias concurrentes diferentes Cómo se pueden describir estos circuitos??? 91

92 VHDL: Resolución de señales Descripción VHDL Tipos de datos resueltos Implementación HW Buffers de tres estados 92

93 Tipos std_ulogic y std_logic Ambos tipos de datos pueden tomar 9 valores diferentes fuerte fuerte Z -- alta impedancia - tres estados U -- no inicializado X -- valor desconocido fuerte (conflicto entre val. fuertes) W --valor desconocido débil (conflicto entre val. débiles) L --0 débil H --1 débil - --sin importancia (don t care) 93

94 Tipos std_ulogic y std_logic Ambos tipos de datos pueden asumir los mismos valores En qué se diferencian??? Std_logic agrega a Std_ulogic una FUNCIÓN DE RESOLUCIÓN que plasma un modelo capaz de resolver conflictos entre señales 94

95 Modelo de resolución de señales Basado en fuerzas y valores lógicos. Niveles lógicos básicos: 0; 1; L y H. Las fuerzas pueden ser S, R y Z. El estado de una línea en un momento dado es la combinación de una fuerza y un nivel lógico. 95

96 Modelo de resolución de señales En una contención (dos señales compiten por tomar control sobre una línea) Se evalúa el valor de la fuerza (S>R>Z). La línea toma la fuerza y valor lógico de la señal ganadora. Si las fuerzas son iguales, se evalúa el valor lógico, si son iguales, la línea toma el valor de cualquiera de ellos. Si son valores lógicos distintos, la línea resulta X ó W según corresponda 96

97 Función de resolución en std_logic 0 1 H L Z 0 0 X X H 0 1 H W H L 0 1 W L L Z 0 1 H L Z 97

98 Buffer de tres estados Y HAB. Hab Y ent 0 Z 1 ent Es un componente HW que al estar deshabilitado, entrega un nivel de alta impedancia como salida Permite que varios módulos compartan líneas o buses tomando control sobre los mismos según un esquema de acceso 98

99 VHDL: Buffer de 3 estados BufT BufT 07/09/

100 VHDL: Buffer de 3 estados 100

101 VHDL: Buffer de 3 estados hab_1 O HAB. aux1 aux2 HAB. hab_2 101

102 VHDL: Buffer de 3 estados En síntesis XST detecta la descripción de un buffer T o de dos buffers T Spartan3 Buffers T sólo disponibles en los bloques IO En las descripciones del ejemplo hay un solo pad de salida Al mapear se utiliza un solo buffer conectado al puerto Se completa con lógica 102

103 Buffer de 3 estados: Ejemplo Registro Reset asincrónico prioritario Carga paralela sincrónica Contador Bus DaIO Reset asincrónico prioritario Carga paralela sincrónica Si no resetea ni carga, cuenta up Si ER = 1 toma control el Registro Si EC = 1 toma control el Contador 103

104 Buffer de 3 estados: Ejemplo Definición de la interfaz RTL TOP library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity Sistema1 is Port ( lr,lc : in std_logic; -- señales de carga paralela r,clk : in std_logic; er,ec : in std_logic; -- Habilitaciones bloques daio : inout std_logic_vector(3 downto 0)); -- bus I/O end ; 104

105 Buffer de 3 estados: Ejemplo architecture Behavioral of Sistema1 is signal rega, cuenta:std_logic_vector(3 downto 0); -- Registro y contador begin process (clk,r) -- Descripción registro begin if r = '1' then rega<= (others => '0'); elsif clk = '1' and clk'event then if lr = '1' then rega <= daio; end if; end if; end process; process (clk,r) -- Descripción Contador begin if r = '1' then cuenta <= (others => '0'); elsif clk'event and clk = '1' then if lc = '1' then cuenta <= daio; else cuenta <= cuenta +1; end if; end if; end process; 07/09/

106 Buffer de 3 estados: Ejemplo Los Buffers T trabajan con lógica negativa -- ======= Inicio bus io de 3 estados ====== -- Con 1 buffer T (4 lineas), quitar comentario a: -- daio <= rega when er ='1' else cuenta when ec = '1'else (others => 'Z'); -- Con 2 buffer T (4 lineas c/u), quitar comentario: daio <= rega when er ='1' else (others =>'Z'); daio <= cuenta when ec = '1' else (others =>'Z'); -- ======== Fin bus io de 3 estados ======= end Behavioral; 106

107 Preguntas?