FPGAs. Susana Borromeo Área de Tecnología Electrónica. Diseño de Sistemas Electrónicos. 2014/2015. Metodología de Diseño. Características generales

Transcripción

1 FPGAs Susana Borromeo Área de Tecnología Electrónica Esquema Conceptos generales Dispositivos Lógicos Programables FPGAs Metodología de Diseño VHDL Características generales VHDL Comportamental y Estructural Herramienta VIVADO de Xilinx Placa de prácticas: Nexys4 de Digilent

2 Esquema Conceptos generales Dispositivos Lógicos Programables FPGAs Metodología de Diseño FPGAs Dispositivo lógico programable (su funcionalidad se fija por el usuario después de la fabricación) Field Programmable Gate Array Programación distinta a la de un ordenador o microprocesador Ordenador o µp Programar consiste en cambiar las instrucciones que le llegan al microprocesador Cambia el SOFTWARE FPGA Programar consiste en cambiar las conexiones y entradas/salidas de la lógica del dispositivo Cambia el HARDWARE 4

3 Cómo cambiar el hardware? Programar: cambiar las funciones lógicas y las conexiones Estructura genérica FPGA Entradas Lógica configurable Salidas Memoria de programación Interfaz programación Información de programación La implementación física de la memoria sirve para clasificar las FPGAs 5 Ventajas e inconvenientes de las FPGAs Comparativa de las FPGAs frente a: Lógica discreta ASICs ü Tiempo de diseño (cambios sin soldar ) ü Tiempo de diseño (cambios en el laboratorio) ü Densidad integración (menor peso, tamaño) ü Reconfigurable (pruebas o actualizaciones) ü Mayores prestaciones (consumo, velocidad) ü Menor coste para tiradas cortas y medias ü Menor coste para circuitos medios-complejos û Mayor coste para tiradas muy largas û Mayor coste para circuitos muy simples û Menores prestaciones (consumo, velocidad) û Herramientas específicas (fabricante) û Menor densidad integración complejidad número de unidades (tirada) + + velocidad + Lógica discreta FPGAs ASICs 6

4 Tipos de FPGAs Fabricantes: Xilinx, Altera, Actel, Atmel, Lucent Technologies, Cypress, Motorola,... Volátiles No volátiles Basadas en RAM Dependiendo de la tecnología de la memoria de programación Al apagar pierden su programación. Necesitan una memoria externa no volátil para ser autónomas (programación en el arranque). Reprogramables Basadas en ROM Basadas en EPROM o flash No reprogramables Basadas en fusibles o antifusibles Xilinx Sin necesidad de memoria externa (menos dispositivos) Altera Son resistentes a entornos hostiles (radiación, espacio) Actel 7 Elementos de lógica configurable Bloques lógicos (CLB) Sistemas de conexión à Locales o vecino-vecino (a) à Globales o larga distancia (b) à De alta velocidad (carry) à Dedicadas (reloj, reset) Matriz interconexión Bloques lógicos a) Matriz interconexión Bloques lógicos Bloques salida Pines de E/S Bloques de salida à Entrada, salida, bidireccional à Compatibilidad estándares à Registro o salida directa Bloques lógicos b) Bloques lógicos Otros elementos à Osciladores de reloj internos à PLLs (dividir reloj) 8 4

5 CLB CLB Logic Cell Logic Cell a b c d LUT LOGIC CELL y e clock clock enable set/reset FF q Unidad básica del CLB: Logic Cell Cada CLB contiene - 4 Logic Cells, dependiendo de la familia del dispositivo Logic Cell = 4-input Look-Up Table (LUT) + D Flip-flop 9 Metodología de diseño con FPGAs Captura del diseño Simulación funcional Diseño físico Simulación con retardos Programación Pruebas prototipo Depuración HW Introducir los datos sobre las características del circuito que se quiere construir Probar si la IDEA (y/o los primeros diseños) funcionan Traducir el diseño a un circuito real Probar si el circuito funcionará a la velocidad requerida, una vez que se saben los retardos reales, y si lo hace igual que la idea Descargar la información de configuración a la FPGA Probar el circuito REAL, en su entorno real de funcionamiento Detectar las causas de problemas y corregirlos 0 5

6 Captura del diseño Captura del diseño Captura de esquemas Lenguaje descr. HW Ecuaciones algebraicas Diagrama de estados a b c 0 s If c=0 then s<=a else s<=b s=ac + bc / A 0/ 0/ B C / Traducción sencilla sencilla Lista de Conexiones (netlist) Diseño físico Diseño Isico en FPGAs Captura del diseño Mapeado (Mapping) Emplazamiento (Placement) Conexionado (Routing) Cálculo de retardos Agrupar o descomponer los símbolos lógicos en los elementos físicos que componen la FPGA (CLBs, IOBs, etc.) Colocar los CLBs resultantes en los CLBs disponibles de la FPGA, atendiendo a criterios de proximidad para reducir el tiempo de propagación de las señales en el interior del circuito Gestionar los recursos de conexionado locales (vecino a vecino), de larga distancia (buses y matrices de conexión) o globales (relojes, resets, etc.) Estimación de tiempos de propagación en función de las puertas usadas, su carga y sus interconexiones, para poder realizar simulaciones precisas Configuración Generar la secuencia de bits que configura el dispositivo adecuadamente Programación 6

7 Programación de la FPGA Programación basada en el estándar IEEE 49. (JTAG o Boundary Scan) Originalmente pensado para test de placas y test interno de circuitos Desplazamiento serie de la información. Pocos cables, pero poca velocidad Hay otras alternativas, pero ésta es la única estándar entre todos los fabricantes ASIC ASIC FPGA MEM Test data input à TDI TAP TAP TAP Test clock à TCK Test mode select à TMS Test data output à TDO Metodología Paso : Diseño Paso : para crear la Netlist Paso : Implementación del diseño (netlist) Paso 4: Programación de la FPGA Descargar el BIT file en la FPGA Código HDL Netlist Esquemático Restricciones a la síntesis Implementación Restricciones en la implementación BIT File 4 7

8 Esquema del curso Conceptos generales Dispositivos Lógicos Programables FPGAs Metodología de Diseño VHDL Características generales VHDL Comportamental y Estructural Herramienta VIVADO de Xilinx Placa de prácticas: Nexys4 de Digilent 5 Esquema del curso Herramientas de Xilinx

9 Metodología Paso : Diseño Paso : para crear la Netlist Paso : Implementación del diseño (netlist) Paso 4: Programación de la FPGA Descargar el BIT file en la FPGA Código HDL Netlist Esquemático Restricciones a la síntesis Implementación Restricciones en la implementación BIT File 7 Esquema del curso Placa de prácticas: Nexys4 de Digilent 8 9

10 Placa Nexys4 de Digilent Nexys 4 Artix-7 FPGA Board (XC7A00T-CSG4C) 9 Familia de Xilinx: ArPx- 7 8 nm, high-k metal gate (HKMG) process technology 0 0

11 CaracterísPcas Nexys4 CaracterísPcas Nexys4

12 Placa Nexys4 de Digilent